JPH02235346A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 電界効果トランジスタ（以下ＦＥＴと云う．）のスイッ
チング速度を速くし、しかも、しきい値電圧の制御を可
能にする構造的改良に関し、ソース抵抗を低くしてスイ
ソチング速度を速く、しかも、ピエゾ効果によるしきい
値電圧の制御が可能なＦＥＴを提供することを目的とし
、この目的は、下記いづれかの手段をもって達成される
。第１の手段は、ゲート電極を挟んでソース領域とドレ
イン領域とが形成され、このソース領域とドレイン領域
との上には、１対のソース電極とドレイン電極との組が
形成されており、このツース電極の端部と前記のゲート
電極との間隔は短くされ、また、前記のドレイン電極の
端部と前記のゲート電極との間隔は長く構成される。第
２の手段は、ゲート電極を挟んでソース領域とドレイン
，ｔＩＪＩ域とが形成され、このソース領域とドレイン
領域との上には、少なくとも２対のソース電極とドレイ
ン電極との組が形成されており、この少なくとも２対の
ソース電極とドレイン電極との組のうち、ｌ対のソース
電極の端部及びドレイン電極の端部とゲートｉ！極との
間隔は短くされ、他の１対のソースｉｉの端部及びドレ
イン電捲の端部とゲート電極との間隔は長く構成される
。第３の手段は、ゲート電極を挟んでソース領域とドレ
イン領域とが形成され、このソース領域とドレイン領域
との上には、１対のソース電極とドレイン電極との組が
形成されており、このソース電極の１端及びドレイン電
極の１端とゲート電極との間隔は短くされ、前記のソー
ス電極の他端及びドレイン電極の他端とゲート電極との
間隔は長く構成される．第４の手段は、ゲート電極を挟
んでソース領域とドレイン領域とが形成され、このソー
ス領域とドレイン領域との上には、１対のソース電極と
ドレイン電極とが形成されており、このソース電極とド
レイン電極とには、このソース電極の端部及びドレイン
電極の端部とゲート電極との間隔が短い領域と長い領域
とが少なくとも１箇所づ一形成されるように構成される
。

（産業上の利用分野） 本発明は、ＦＥＴのスイッチング速度を速くし、しかも
、しきい埴電圧の制御を可能にする構造的改良に関する
． 〔従来の技術〕 １例として、ショットキーゲート型ＦＥＴの従来技術に
ついて述べる． 第８ａ図、第８ｂ図参照 第８ａ図は、従来技術に係るショノトキーゲート型ＦＥ
Ｔの平面図であり、第８ｂ図は、そのＤ−Ｄ断面図であ
る． 図において、ｌは半絶縁性ＧａＡｓ基板であり、２はｎ
型ＧａＡｓ層であり、３はゲート電極であり、４はｎ゜
型のソース頭域であり、５はｎ゜型のドレイン領域であ
り、８はソース電極であり、９はドレイン電極である．
ソース電極８およびドレイン電極９は、従来図に示すよ
うに方形をなし、しかも、ゲート電極３に対して左右対
称に配置されていた．そして、ソース電極８の端部８１
とドレイン電極９との端部９１とゲート電極３との間隔
を短くすることによって、ソース抵抗を低減してＫ値（
電流駆動能力係数）を大きくしてスイッチング速度を速
くするようにしていた．こ＼で、Ｋ値とは、 式、 ｌｄｓ−Ｋ　　（Ｖｇｓ−Ｖｔｈ）” 但し、 Ｉｄｓはソース・ドレイン間電流であり、ｖｔｈはしき
い値電圧であり、 Ｖｇｓはゲート・ソース間電圧である．に冶ける比例定
数Ｋを指す。

〔発明が解決しようとする課題〕

ところで、ピエゾ効果によってＦＥＴのしきい値電圧が
変化するという自然法則を利用して、ゲート電極３とソ
ース電極８との間及びゲート電瘉３とドレイン電極９と
の間に形成される絶縁膜の厚さを自由に選択することに
より、ピエゾ効果の効力を変化させて、しきい値電圧を
所望の値に制御する手法が、一般に用いられている．と
ころが、ソース抵抗を低減してスイッチング速度を速く
するために、ソース’ＱＮＪｉ８・ドレイン電極９とゲ
ート電極３との間隔を１β畠程度以下に短くすると、ゲ
ー｝ｉｔｆｆｉａ上に形成される絶縁膜の厚さが変化し
てもピエゾ効果の効力が変化しなくなり、したがって、
ＦＥＴのしきい値電圧を所望の値に制御することができ
なくなる．本発明の目的は、この欠点を解消することに
あり、ソース抵抗を低くしてスイッチング速度を速く、
しかも、ピエゾ効果によるしきい値電圧の制御が可能な
Ｆ已Ｔを提供することにある．〔＆ｌＫＢを解決するた
めの手段］ 上記の目的は、一導電型半導体層上に、これを二つに区
切ってゲート電極（３）が形成され、このゲート電極（
３）によって区切られて形成されたソース領域（４）と
ドレイン領域（５）とは反対導電型とされ、このソース
領域（４）とドレイン領域（５）との上にソース電極（
８）とドレインＴｌ橿（９）とが形成されているＭＯＳ
型ＦＥＴ、または、一導電型半導体層上に、これを二つ
に区切ってゲート電極（３）が形成され、このゲート電
極（３）によって区切られて形成されたソース領域（４
）とドレイン領域（５）とは一導電型の高不純物濃度領
域とされ、このソース領域（４）とドレイン領域（５）
との上にソースｉｔｆｆｉ（８）とドレイン電極（９）
とが形成されているシ四ットキーゲート型ＦＥＴにおい
て、ソース電極（８）とドレイン電極（９）とを下記い
ずれの形状にすることによっても達成される． 第１の手段は、ソース＄■域（４）とドレイン領域（５
）との上に、１対のソース＠８ｉ（８）とドレイン電極
（９）との組が形成されており、ソース電捲（８）とゲ
ート電極（３）との間隔は短く、ドレイン電極（９）と
ゲート電捲（３）との間隔は長くされているものである
．第２の手段は、少なくとも２対のソース電極（８）と
ドレイン電極（９）とが形成されており、その中の１対
のソース電極（８）の端部及びドレイン電極（９）の端
部とゲート電極（３）との間隔は短くされ、他の１対の
ソース電極（８）の端部及びドレイン電極（９）の端部
とゲート電極（３）との間隔は長くされているものであ
る．第３の手段は、１対のソース電極（８）とドレイン
電極（９）との組が形成されており、このソース電極（
８）の１端及びドレイン電極（９）の１端とゲー｝ｔｌ
４（３）との間隔は短く、前記のソース電極（８）の他
端及びドレイン電極（９）の他端とゲート電極（３）と
の間隔は長くされているものである．第４の手段は、１
対のソース電極（８）とドレイン電極（９）との組が形
成されており、このソース電極（８）とドレイン電極（
９）とには、ソース電極（８）の端部及びドレイン電極
（９）・の端部とゲート１ｔｆｆｉ（３）との間隔が短
い領域と長い領域とが少なくとも１箇所づ一形成されて
いるものである． 〔作用］ 本発明に係るＦＥＴにおいては、ソース１Ｎ！ｉ８の端
部の全領域または一部領域とゲート電極３との間隔を短
くすることによってソース抵抗が低減され、Ｋ｛１が大
きくなってスイッチング速度が速くなる．一方、ソース
電極８及びドレイン電極９とゲート電極３との間隔がｔ
ｎ以下に短くなると、ビエゾ効果が効かなくなって、し
きい値電圧の制ｊ１が不可能になるが、ドレイン電極９
の端部の全領域またはソース電極８とドレイン電極９と
の一部領域とゲート電極３との間隔を長くすることによ
って、ビエゾ効果が効くようになり、しきい値電圧の制
御が可能になる． 〔実施例〕 以下、図面を参照しつ一、本発明の五つの実施例に係る
シッットキーゲート型ＦＥＴの製造方法について説明し
、本発明の構成を明らかにする．』」」舛 第２ａ図、第２ｂ図参照 第２ｂ図は、第２ａ図のＢ−Ｂ断面図である．半絶縁性
ＧａＡｓ基板ｌ上にシリコン等の不純物をイオン注入し
てｎ型のＧａＡｓ層を形成した後、ＷＳｉ等の金属層を
全面に形成し、レジスト膜をマスクとしてエッチングを
なして、ゲート電極３を形成する．ゲート電極３をマス
クにしてシリコン等の不純物をイオン注入してｎ・型の
ソース領域４とドレイン領域５とを形成する．第３ａ図
、第３ｂ図参照 第３ｂ図は、第３ａ図のＣ−Ｃ断面図である．全面にレ
ジスト膜６を形成し、ソース電極とドレイン１］ｔｓと
に開口を有するフォトマスク（図示せず）を使用して、
ソース電極とドレイン電極との形成領域にそれぞれ開口
７ａ、７ｂを形成する．このとき、ソース電極形成用開
口７ａとゲート電極５との間隔は短く、ドレイン電極形
成用間口７ｂとゲート電極電８ｉ３との間隔は長くなる
ように関口７ａ、７ｂを形成する。

第１ａ図、第１ｂ図参照 第１ｂ図は、第１ａ図のＡ−Ａ断面図である。

全面に金ゲルマニウム層と金層との二重層を形成し、リ
フトオフしてソース領域４上にソース電極８を、ドレイ
ン領域５上にドレイン電極９を形成する． 第」■外 第４図参照 第１例において、ソース電極８とドレイン電極９とを第
４図に示すように、少なくとも２対に分割し、１対のソ
ース電極８とドレイン電極９との端部とゲート電極３と
の間隔を短くし、他の１対の間隔を長く形成する． 男」口外 第５図参照 第１例において、ソース電極８とドレイン電極９とを第
５図に示すように、それぞれの１端とゲート電極３との
間隔を短く、他端とゲート電極３との間隔を長く形成す
る． １｛１ 第６図参照 第１例において、ソース電極８とドレイン電極９とを第
６図に示すように、ゲート電極３との間隔が短い領域と
長い領域とを少なくとも１箇所づ＼有するように形成す
る． ｔ５＝舅 第７図参照 第１例において、ソース電極８とドレイン電極９とを第
７図に示すように、鋸歯状に形成する．上記の５つの実
施例のうち、第２例、第３例、第４例、第５例は、ソー
ス電極８とドレイン電極９とが　ゲート電極３に対して
左右対称に配置されているので、ソース電橋８とドレイ
ンｉｆｔ掻９とをゲートｉｉ掻３に対して左右いずれの
側にも自由に選択できるという利点がある。

なお、実施例はショットキーゲート型ＦＥＴについて説
明したが、ＭＯＳ型ＦＥＴにおいても、ソース電極とド
レイン電極とを前記の実施例に示した形状と同じ形状に
形成することによって同一の効果が得られる． （発明の効果） 以上説明せるとおり、本発明に係る半導体装置において
は、ソース電極の端部の全領域または一部領域とゲート
電極との間隔が短く形成されているため、ソース抵抗が
低減してＫ値が大きくなり、スイッチング速度が速くな
る．一方、ドレイン電極の端部の全領域またはソース電
極とドレイン電極との一部領域とゲート電捲との間隔が
長く形成されているため、ピエゾ効果が効いて、しきい
値電圧の制御が可能になる．

【図面の簡単な説明】

第１ａ図、第１ｂ図、第４図、第５図、第６図、第７図
は、本発明に係るショントキーゲート型ＦＥＴの構成図
である． 第２ａ図、第２ｂ図、第３ａ図、第３ｂ図は、本発明に
係るショットキーゲート型ＦＥＴの工程図である． 第８ａ図、第８ｂ図は、従来技術に係るショノトキーゲ
ート型ＦＥＴの構成図である． ９１・ ドレイン電極の端部．

Claims (1)

1. 【特許請求の範囲】 ［１］ゲート電極（３）を挟んでソース領域（４）とド
   レイン領域（５）とが形成され、 該ソース領域（４）とドレイン領域（５）との上には、
   １対のソース電極（８）とドレイン電極（９）との組が
   形成されてなり、該ソース電極（８）の端部と前記ゲー
   ト電極（３）との間隔は短くされ、該ドレイン電極（９
   ）の端部と前記ゲート電極（３）との間隔は長くされて
   なることを特徴とする半導体装置。 ［２］ゲート電極（３）を挟んでソース領域（４）とド
   レイン領域（５）とが形成され、 該ソース領域（４）とドレイン領域（５）との上には、
   少なくとも２対のソース電極（８）とドレイン電極（９
   ）との組が形成されてなり、該少なくとも２対のソース
   電極（８）とドレイン電極（９）との組のうち、１対の
   ソース電極（８）の端部及びドレイン電極（９）の端部
   とゲート電極（３）との間隔は短くされ、他の１対のソ
   ース電極（８）の端部及びドレイン電極（９）の端部と
   ゲート電極（３）との間隔は長くされてなることを特徴
   とする半導体装置。 ［３］ゲート電極（３）を挟んでソース領域（４）とド
   レイン領域（５）とが形成され、 該ソース領域（４）とドレイン領域（５）との上には、
   １対のソース電極（８）とドレイン電極（９）との組が
   形成されてなり、 該ソース電極（８）の１端及びドレイン電極（９）の１
   端とゲート電極（３）との間隔は短くされ、前記ソース
   電極（８）の他端及びドレイン電極（９）の他端とゲー
   ト電極（３）との間隔は長くされてなる ことを特徴とする半導体装置。 ［４］ゲート電極（３）を挟んでソース領域（４）とド
   レイン領域（５）とが形成され、 該ソース領域（４）とドレイン領域（５）との上には、
   １対のソース電極（８）とドレイン電極（９）との組が
   形成されてなり、 該ソース電極（８）とドレイン電極（９）とには、該ソ
   ース電極（８）の端部及びドレイン電極（９）の端部と
   ゲート電極（３）との間隔が短い領域と長い領域とが少
   なくとも１箇所づゝ形成されてなる ことを特徴とする半導体装置。