JPH012364A - 半導体装置 - Google Patents
半導体装置Info
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- JPH012364A JPH012364A JP62-158344A JP15834487A JPH012364A JP H012364 A JPH012364 A JP H012364A JP 15834487 A JP15834487 A JP 15834487A JP H012364 A JPH012364 A JP H012364A
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- JP
- Japan
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- semiconductor layer
- region
- drain region
- source region
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特に化合物半導体を用いたＳＩ
Ｓ ）’ＨＴ 、 ＭＩＳ ＦＥＴ等のへテロ界面を有
する電界効果トランジスタ（ＮＥＴ）に関する。
Ｓ ）’ＨＴ 、 ＭＩＳ ＦＥＴ等のへテロ界面を有
する電界効果トランジスタ（ＮＥＴ）に関する。
（発明の概要〕
本発明は、狭バンドギャップの第１の半導体層と広いバ
ンドギャップの第２の半導体層とを有し、第１の半導体
層中の第２の半導体層との界面に所定の間隔をおいてソ
ース領域及びドレイン領域が形成され、ソース及びドレ
イン領域間の第２の半導体層上にゲート電極が形成され
てなる半導体装置において、ソース領域及びドレイン領
域ｉ域を同一の半導体層で形成すると共に、第１の半導
体層に接する第２の半導体層によって分離するように構
成することによって、短チヤンネルデバイスを精度よく
作製できるようにしたものである。
ンドギャップの第２の半導体層とを有し、第１の半導体
層中の第２の半導体層との界面に所定の間隔をおいてソ
ース領域及びドレイン領域が形成され、ソース及びドレ
イン領域間の第２の半導体層上にゲート電極が形成され
てなる半導体装置において、ソース領域及びドレイン領
域ｉ域を同一の半導体層で形成すると共に、第１の半導
体層に接する第２の半導体層によって分離するように構
成することによって、短チヤンネルデバイスを精度よく
作製できるようにしたものである。
（従来の技術〕
第３図は従来のｎ′″−ＧａｌｎＡｓゲートのＳＩＳ（
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｊｎｓｕｌａＬｏｒ Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ ） ＦＥＴを示す。
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｊｎｓｕｌａＬｏｒ Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ ） ＦＥＴを示す。
このＳＩＳ Ｆｔ！Ｔの作製法としては、先ず第３図Ａ
に示すように半絶縁性１ｎＰ基板＋１＋上に、順次エピ
タキシャル成長によりチャンふル形成層となる厚さ１０
００人程度０狭バンドギャップのアンドープＧａ１ｎＡ
ｓｒｊｆ（２）、絶縁ｙ−となる厚さ５００人程１の広
バンドギャップのアンドープ八ｌＩｎＡｓ１画（３１及
びゲート電極となる厚さ２０００人程度１不純物’１１
１度５ Ｘ ＩＱｌ″ｃｍ−’、＋ｌ［！度のｎ ”−
Ｇａ ＩｎＡｓ１皆（４１を被着形成する。
に示すように半絶縁性１ｎＰ基板＋１＋上に、順次エピ
タキシャル成長によりチャンふル形成層となる厚さ１０
００人程度０狭バンドギャップのアンドープＧａ１ｎＡ
ｓｒｊｆ（２）、絶縁ｙ−となる厚さ５００人程１の広
バンドギャップのアンドープ八ｌＩｎＡｓ１画（３１及
びゲート電極となる厚さ２０００人程度１不純物’１１
１度５ Ｘ ＩＱｌ″ｃｍ−’、＋ｌ［！度のｎ ”−
Ｇａ ＩｎＡｓ１皆（４１を被着形成する。
次に、第３図Ｂに示すようにｎ ”−Ｇａ ＩｎＡｓＭ
ｆ４１をパターニングしてゲート′ｄ１極（５）を形
成して後、第３図Ｃに示すようにゲート電ｐｌｉ＋５１
をマスクとしてｎ形不純物例えばＳｉをセルファライン
でイオン注入し、７００℃程度のアニールによって活性
化してアンドープＧａ ＩｎＡｓ１ｃｉｆ （２１内に
ｎ３形のソース領域（６）及びトレイン領域（７）を形
成する。
ｆ４１をパターニングしてゲート′ｄ１極（５）を形
成して後、第３図Ｃに示すようにゲート電ｐｌｉ＋５１
をマスクとしてｎ形不純物例えばＳｉをセルファライン
でイオン注入し、７００℃程度のアニールによって活性
化してアンドープＧａ ＩｎＡｓ１ｃｉｆ （２１内に
ｎ３形のソース領域（６）及びトレイン領域（７）を形
成する。
次いで、第３図りに示すようにソース領１！３． （６
１及びトレイン領域（７）に夫々オーミック電極（８）
及び（９）を形成してＳＩＳ ＰＥＴ （１０）を得
る。
１及びトレイン領域（７）に夫々オーミック電極（８）
及び（９）を形成してＳＩＳ ＰＥＴ （１０）を得
る。
上述の構成のＳＩＳ ＦＥＴ （１０）においては、
ソース領域（６）及びドレイン領域（７）間の距離が実
効ゲート長に相当するが、イオン注入後のアニール処理
の際に、ｎ“形のソース鎖酸（６）及びドレイン領域（
７）は第４図に示す如く破線（１１）のように内側に入
り込む性質があり、このため短チャンネル（り豆ゲート
長）デバイスの作製を困難なものにしている。
ソース領域（６）及びドレイン領域（７）間の距離が実
効ゲート長に相当するが、イオン注入後のアニール処理
の際に、ｎ“形のソース鎖酸（６）及びドレイン領域（
７）は第４図に示す如く破線（１１）のように内側に入
り込む性質があり、このため短チャンネル（り豆ゲート
長）デバイスの作製を困難なものにしている。
本発明は、上述の点に謳み、短チャンネルが４１１度よ
く得られる 半導体装置を提供するものである。
く得られる 半導体装置を提供するものである。
本発明は、狭バンドギャップの第１の半導体層（２）と
広いバンドギャップの第２の半導体層（３）とを有し、
第１の半導体層（２）中の第２の半導体層（３）との界
面に所定の間隔をおいて、ソース領域（１４）及びドレ
イン領域（１５）が形成され、ソース領域（１４）とド
レイン領域（１５）間の第２の半導体層（３）上にゲー
ト電極（５）が形成されてなる半導体装置において、ソ
ース領域（１４）及びドレイン領域（１５）を同一の半
導体層（１３）で形成すると共に、第１の半導体層（２
）に接する第２の半導体層（３）にょって分離するよう
に構成する。
広いバンドギャップの第２の半導体層（３）とを有し、
第１の半導体層（２）中の第２の半導体層（３）との界
面に所定の間隔をおいて、ソース領域（１４）及びドレ
イン領域（１５）が形成され、ソース領域（１４）とド
レイン領域（１５）間の第２の半導体層（３）上にゲー
ト電極（５）が形成されてなる半導体装置において、ソ
ース領域（１４）及びドレイン領域（１５）を同一の半
導体層（１３）で形成すると共に、第１の半導体層（２
）に接する第２の半導体層（３）にょって分離するよう
に構成する。
ソース領域（１４）及びドレイン領域（１５）はイオン
注入を用いずに、同一半導体［（１３）によって形成さ
れる。そして、ソースｖＡ域（１４）及びドレイン領域
（１５）を形成した後の第２の半導体層（３）及びゲー
ト電極（５）は従来のイオン注入後のアニール温度より
低温のエピタキシャル成長で形成される。従ってソース
ＭＪ５（１４）及びドレイン領域（１５）の再分布は少
なく短チヤンネルデバイスが精度よく得られる。
注入を用いずに、同一半導体［（１３）によって形成さ
れる。そして、ソースｖＡ域（１４）及びドレイン領域
（１５）を形成した後の第２の半導体層（３）及びゲー
ト電極（５）は従来のイオン注入後のアニール温度より
低温のエピタキシャル成長で形成される。従ってソース
ＭＪ５（１４）及びドレイン領域（１５）の再分布は少
なく短チヤンネルデバイスが精度よく得られる。
又、ソース領域（１４）及びドレイン領域（１５）の不
純物濃度はイオン注入層よりも高濃度にできるのでソー
ス抵抗を下げることができる。
純物濃度はイオン注入層よりも高濃度にできるのでソー
ス抵抗を下げることができる。
さらに、ソース領域（１４）及びドレイン領域（１５）
が第１の半導体ｒｔｉ（２１に接する第２の半導体Ｊ＃
＋３１によって分離されるので、所謂矩チャンネル効
果を抑制することができる。
が第１の半導体ｒｔｉ（２１に接する第２の半導体Ｊ＃
＋３１によって分離されるので、所謂矩チャンネル効
果を抑制することができる。
以下、第１図を参脇して本発明の半導体装置の一例をそ
の製法と共に説明する。
の製法と共に説明する。
先ず、第１図Ａに示すように半絶縁性１ｎＰ ４坂（１
１上にチャンネル形成層となる厚さ１０００人程度０狭
バンドギャップのアンドープＧａ１ｎＡｓ層（２）及び
その上にソース領域及びドレイン領域となる厚さ５００
人程１、．不純物濃度５ Ｘ １０１１″ｃｍ−’程度
のｎ ”−ＧａｌｎＡｓ層（１３）をエピタキシャル成
長により形成する。
１上にチャンネル形成層となる厚さ１０００人程度０狭
バンドギャップのアンドープＧａ１ｎＡｓ層（２）及び
その上にソース領域及びドレイン領域となる厚さ５００
人程１、．不純物濃度５ Ｘ １０１１″ｃｍ−’程度
のｎ ”−ＧａｌｎＡｓ層（１３）をエピタキシャル成
長により形成する。
次に、第２図Ｂに示すようにゲートに対応する部分のｎ
”−ＧａｌｎＡｓ層（１３）を選択的にエッチンク除去
する。このとき、多少Ｇａ１ｎＡｓ層（２）に（い込む
ようにオーバーエツチングする。これによってｎ ”−
ＧａｌｎＡｓによるソース領域（１４）及びドレイン領
域（１５）が形成される。
”−ＧａｌｎＡｓ層（１３）を選択的にエッチンク除去
する。このとき、多少Ｇａ１ｎＡｓ層（２）に（い込む
ようにオーバーエツチングする。これによってｎ ”−
ＧａｌｎＡｓによるソース領域（１４）及びドレイン領
域（１５）が形成される。
次に、第１図Ｃに示すように２度目のエピタキシャル成
長により、絶縁層となる厚さ５００人程瓜の広いバンド
ギャップのアンドープＧ１ｎＡｓ層＋３１及びゲート電
極となる厚さ２０００人程度１不純物濃１度５×１０１
′ａｍ−’程度のｎ ”−ＧａｌｎＡｓ層輔（４１を形
成する。
長により、絶縁層となる厚さ５００人程瓜の広いバンド
ギャップのアンドープＧ１ｎＡｓ層＋３１及びゲート電
極となる厚さ２０００人程度１不純物濃１度５×１０１
′ａｍ−’程度のｎ ”−ＧａｌｎＡｓ層輔（４１を形
成する。
面、この２度目のエピタキシャル成長にお（、ｓて、第
２図に示すようにアンドープＧａｌｎＡｓ１ｗ （１６
）を少し成長させてからアンドープＡ１１ｎＡｓＪｉｉ
ｆ（３）及びｎ ”−Ｇａ Ｉ ｎＡｓｊｉｆ （４１
を成長させた方かへテロ界面は良好となる。
２図に示すようにアンドープＧａｌｎＡｓ１ｗ （１６
）を少し成長させてからアンドープＡ１１ｎＡｓＪｉｉ
ｆ（３）及びｎ ”−Ｇａ Ｉ ｎＡｓｊｉｆ （４１
を成長させた方かへテロ界面は良好となる。
そして、第１図Ｃ（或は第２図）のエピタキシャル成長
工程においては、既に形成されたソースｅｒ１ｋｆｉ（
１４）及びドレイン領域（１５）にも熱工程が入るが、
成長温度は６００℃程度に低くできるので、ソース領域
（１４）及びドレイン領域（１５）のしみ出しは少ない
。
工程においては、既に形成されたソースｅｒ１ｋｆｉ（
１４）及びドレイン領域（１５）にも熱工程が入るが、
成長温度は６００℃程度に低くできるので、ソース領域
（１４）及びドレイン領域（１５）のしみ出しは少ない
。
次に、第１図りに示すようにｎ”−ＧａｌｎＡｓ層（４
）のケート部に対応する凹み部（１７）内に例えばホト
レジスト（１８）を埋込む。
）のケート部に対応する凹み部（１７）内に例えばホト
レジスト（１８）を埋込む。
そして、このホトレジスト（１８）をマスクしてセリフ
アラインで他部のｎ ”−Ｇａ１ｎＡｓｌｊ＃（４１を
選択的にエツチング除去してｎ ”−ＧａｌｎＡｓによ
るゲート電極（５）を形成する。しかる後、ＡｌｌｎＡ
ｓ層（３）を窓あけして、ソース領域（１４）及びドレ
イン領域（１５）に接するように夫々オーミ・ツク電極
叩らソース電極（８）及びトレイン電極（９）を形成す
る。斯くすることによって、第１図りに示すように、ナ
ヤン♀ル形成層であるアンドープＧａ ＩｎＡｓ１ｔｊ
（２１上にｎ′″−ＧａｌｎＡｓによるソース領域（
１４）及びドレイン領域（１５）が形成され、このソー
ス領ｂ３９（１４）及びトレイン領域（１５）がゲート
部におけるＧａ１ｎ＾ｓ１ｍ （２１と階するＡｌＩｎ
Ａｓ層（３）によって互に分離されてなる目的のｓｌｓ
ＰＯＴ （１９）を得る。
アラインで他部のｎ ”−Ｇａ１ｎＡｓｌｊ＃（４１を
選択的にエツチング除去してｎ ”−ＧａｌｎＡｓによ
るゲート電極（５）を形成する。しかる後、ＡｌｌｎＡ
ｓ層（３）を窓あけして、ソース領域（１４）及びドレ
イン領域（１５）に接するように夫々オーミ・ツク電極
叩らソース電極（８）及びトレイン電極（９）を形成す
る。斯くすることによって、第１図りに示すように、ナ
ヤン♀ル形成層であるアンドープＧａ ＩｎＡｓ１ｔｊ
（２１上にｎ′″−ＧａｌｎＡｓによるソース領域（
１４）及びドレイン領域（１５）が形成され、このソー
ス領ｂ３９（１４）及びトレイン領域（１５）がゲート
部におけるＧａ１ｎ＾ｓ１ｍ （２１と階するＡｌＩｎ
Ａｓ層（３）によって互に分離されてなる目的のｓｌｓ
ＰＯＴ （１９）を得る。
かかる構成のＳＩＳ ＦＥＴ （１９）によれは、ソ
ース領域（１４）及びドレイン領域（１５）をイオン注
入ではなく、エピタキシャルＴｗｉｔによる同一のｎ”
−ＧａｌｎＡｓ層（１３）で形成し、その後２度Ｌ１の
エピタキシャル成長で１色縁層となる八１１ｎＡｓ層ｔ
３）及びゲート電極ｎ ”−Ｇａ ＩｎＡｓ１ｊ４ ＋
４１を形成するようにしている。このときの成長温度は
６００℃程度と低いためにソース領域（１４）及びドレ
イン領域（１５）の再分布は少なく、従って、短ゲート
長のＳＩＳ ＦＥ’ｒが精度よく得られる。
ース領域（１４）及びドレイン領域（１５）をイオン注
入ではなく、エピタキシャルＴｗｉｔによる同一のｎ”
−ＧａｌｎＡｓ層（１３）で形成し、その後２度Ｌ１の
エピタキシャル成長で１色縁層となる八１１ｎＡｓ層ｔ
３）及びゲート電極ｎ ”−Ｇａ ＩｎＡｓ１ｊ４ ＋
４１を形成するようにしている。このときの成長温度は
６００℃程度と低いためにソース領域（１４）及びドレ
イン領域（１５）の再分布は少なく、従って、短ゲート
長のＳＩＳ ＦＥ’ｒが精度よく得られる。
又、ソース領域（１４）及びトレイン領域（１５）の不
純物濃度もイオン注入による層よりも＋１１ｉ濃度にす
ることができるので（イオン注入ではｌ Ｑ” ｃｍ
−’台、Ｇａ１ｎＡｓでは約１０”ａｍ″３）、ソース
抵抗を下げることができる。
純物濃度もイオン注入による層よりも＋１１ｉ濃度にす
ることができるので（イオン注入ではｌ Ｑ” ｃｍ
−’台、Ｇａ１ｎＡｓでは約１０”ａｍ″３）、ソース
抵抗を下げることができる。
又、浅いソース領域（１４）及びドレイン領域（１５）
が簡単に形成できるので、短チャンネル’２１Ｊ果を抑
制することができる。
が簡単に形成できるので、短チャンネル’２１Ｊ果を抑
制することができる。
尚、上例では半絶縁性１ｎＰＪＪ＋＆を用いＧａ１ｎＡ
ｓのチャンネル層、八ｌ １ｎＡｓの絶縁層、ｎ ”−
ＧａｌｎＡｓのソース領域及びドレイン領域、ｎ”−Ｇ
ａｌｎＡｓのゲート電極を形成して構成したが、その他
の化合物半導体例えば半絶縁性ＧａＡｓ基板を用い、Ｇ
ａＡｓのチャンネル層、ＡｌＧａＡｓの絶縁層、ｎ ”
−ＧａＡｓのソース領域及びドレイン領域、ｎ ”−Ｇ
ａＡｓのゲート電極を形成する構成とすることもできる
。
ｓのチャンネル層、八ｌ １ｎＡｓの絶縁層、ｎ ”−
ＧａｌｎＡｓのソース領域及びドレイン領域、ｎ”−Ｇ
ａｌｎＡｓのゲート電極を形成して構成したが、その他
の化合物半導体例えば半絶縁性ＧａＡｓ基板を用い、Ｇ
ａＡｓのチャンネル層、ＡｌＧａＡｓの絶縁層、ｎ ”
−ＧａＡｓのソース領域及びドレイン領域、ｎ ”−Ｇ
ａＡｓのゲート電極を形成する構成とすることもできる
。
又、上例ではゲート電極として高濃度の半導体層を用い
たが、これに代えて例えば酎等のメタルによるゲート電
極を用いた構成ＭＩＳ （ＭｅｔａｌＩｎｓｕｌａｔｏ
ｒ Ｓｅ＋＊１ｃｏｎｄｕｃｔｏｒ ） ＮＥＴとする
こともできる。
たが、これに代えて例えば酎等のメタルによるゲート電
極を用いた構成ＭＩＳ （ＭｅｔａｌＩｎｓｕｌａｔｏ
ｒ Ｓｅ＋＊１ｃｏｎｄｕｃｔｏｒ ） ＮＥＴとする
こともできる。
さらに、上例ではｎチャンネル形であるがＰチャンネル
形に構成することもできる。
形に構成することもできる。
（発明の効果〕
本発明によれば、ソース領域及びトレイン領域を同一の
半導体層で形成すると共に、第１の半導体層（いわゆる
ナヤンネル形成屓）に接する第２の半導体層（いわゆる
絶縁Ｎ）で分離した構成とすることにより、類チャンネ
ルの５１３Ｆｌ：Ｔ、旧５ＦＥＴ等を精度よく作製する
ことができる。
半導体層で形成すると共に、第１の半導体層（いわゆる
ナヤンネル形成屓）に接する第２の半導体層（いわゆる
絶縁Ｎ）で分離した構成とすることにより、類チャンネ
ルの５１３Ｆｌ：Ｔ、旧５ＦＥＴ等を精度よく作製する
ことができる。
しかも、ソース抵抗が低減し、■つ短チャンネル効果の
抑制されたＳＩＳ ＦＩＳＴ 、旧Ｓ ＦＥＴがｆ４Ｉ
られる。
抑制されたＳＩＳ ＦＩＳＴ 、旧Ｓ ＦＥＴがｆ４Ｉ
られる。
第１図Ａ−Ｅは本発明による半導体装置の例を示す製造
工程順の断面図、第２図は第１図Ｃの工程の他の例を示
す断面図、第３図Ａ−Ｄは従来の半導体装置の例を示す
製造工程順の断面図、第４図は本発明の説明に供するｌ
ｌｒ面図である。 ＋１）は半絶縁性１ｎＰ基扱、（２）はアンドープＧａ
ｌｎＡｓＪ−、（３）はアンドープＡＬＩｎＡｓｒ舗、
（５）はゲート電極、（１３）はｎ ”−ＧａｌｎＡｓ
層、（１４）はソース領域、（１５）はドレイン領域で
ある。
工程順の断面図、第２図は第１図Ｃの工程の他の例を示
す断面図、第３図Ａ−Ｄは従来の半導体装置の例を示す
製造工程順の断面図、第４図は本発明の説明に供するｌ
ｌｒ面図である。 ＋１）は半絶縁性１ｎＰ基扱、（２）はアンドープＧａ
ｌｎＡｓＪ−、（３）はアンドープＡＬＩｎＡｓｒ舗、
（５）はゲート電極、（１３）はｎ ”−ＧａｌｎＡｓ
層、（１４）はソース領域、（１５）はドレイン領域で
ある。
Claims (1)
- 【特許請求の範囲】 狭バンドキャップの第１の半導体層と広いバンドキャ
ップの第２の半導体層とを有し、上記第１の半導体層中
の上記第２の半導体層との界面に所定の間隔をおいて、
ソース領域及びドレイン領域が形成され、該ソース領域
とドレイン領域間の上記第２の半導体層上にゲート電極
が形成されてなる半導体装置において、 上記ソース領域及びドレイン領域が同一の半導体層から
なり、上記第１の半導体層に接する上記第２の半導体層
によって分離されて成る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15834487A JPS642364A (en) | 1987-06-25 | 1987-06-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15834487A JPS642364A (en) | 1987-06-25 | 1987-06-25 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH012364A true JPH012364A (ja) | 1989-01-06 |
| JPS642364A JPS642364A (en) | 1989-01-06 |
Family
ID=15669589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15834487A Pending JPS642364A (en) | 1987-06-25 | 1987-06-25 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS642364A (ja) |
-
1987
- 1987-06-25 JP JP15834487A patent/JPS642364A/ja active Pending
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