JPH02237019A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体装置の製造方法、特に、表面に段差を有する基板
に対して、基板表面上にパターン化した基板加工用マス
クを形成する方法に関し、上記パターン化のホトリソグ
ラフィに用いる露光用レジスト膜に対し、上記段差の存
在にもかかわらず全域に渡り露光の焦点を合わせ得るよ
うにして、上記基板加工用マスクのパターン精度を確保
することを目的とし、 基｛反加工のマスクとなり得て基板に対し選択的に除去
可能な材料で、基板表面の段差下段域上に表面の高さが
基板表面の段差上段域にほぼ等しい第１膜を形成してか
ら、基板加工のマスクとなり得て基板に対し選択的に除
去可能な材料で、基板上の全面に表面がほぼ平面をなす
第２膜を形成する行程と、第２膜上に厚さがほぼ均一な
露光用レジスト膜を形成して、露光及び現像により該レ
ジスト膜をパターン化する行程と、パターン化された該
レジスト膜を基にして、第２膜及び第１膜を該レジスト
膜のパターンにほぼ等しくパターン化する行程とを含ん
で、パターン化された第１膜及び第２膜を上記基板加工
用マスクとするように構成する。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に係り、特に、表面に
段差を有する基板に対して、基板表面上にパターン化し
た基板加工用マスクを形成する方法に関する。

半導体装置は、集積化が高度になるに従って、加工する
パターンの微細化が進むと共に、例えばＤＲＡＭに見ら
れるように加工中の基板の表面に生ずる段差が大きくな
ってきている。

そこで、上記基板加工用マスクは、基板表面にこの段差
を有する場合にもパターン精度を確保する必要がある。

〔従来の技術〕 半導体装置の製造において、基板表面上にバクーン化し
た基板加工用マスクを形成して行う基板加工には、例え
ば、半導体部分に拡散領域を形成するイオン注入、基板
上に被着した絶縁膜に電極窓又はイオン注入窓などを形
成するエッチング、その絶縁膜上に被着した配線層をパ
ターン化するエッチング、などがある。そこにおける基
板表面は、上記半導体部分、上記絶縁膜又は上記配線層
などの表面を指す。

その場合、基板加工用マスクの抜き領域が基板の加工領
域となりその加工領域のパターンが微細であることから
、そのマスクはホトリソグラフィを利用して形成してい
る。

即ち、基板表面上に露光用レジスト膜を例えばスピン塗
布により形成し、ホトマスクのパターンを転写する光照
射などにより上記レジスト膜に焦？合わせした露光を行
い、そのレジスト膜を現像によりパターン化して上記の
基板加工用マスクとするものである。

或いは、トリレベル法（３１レジスト法）と称せられる
もので、基板表面上にレジスト膜とＳｉｎ２膜を順次形
成した後、上述のように露光用レジスト膜を形成してこ
れをパターン化し、この露光用レジスト膜をマスクにし
たエッチングでＳｉＯ■膜をパターン化し、更にこのＳ
ｉｎ．膜をマスクにしたエッチングで下側のレジスト膜
をパターン化して、このレジスト膜を基板加工用マスク
とするものである。この方法は、下側レジスト膜を露光
用レジスｌ−膜よりも厚くなし得ること、また、基板表
面に幅の狭い凹部があってもその凹部を埋めて下側レジ
スト膜の表面がほぼ平坦になり得ること、の利点を有す
る。

、〔発明が解決しようとする課題〕 しかしながら、基板加工用マスクを形成する際の上述し
た従来の方法は、例えば第２図の側断面図に示されるよ
うに、基板表面に幅の広い段差を有する場合に次に説明
する問題を抱えている。

第２図は、ＤＲＡＭにおける基板１上の絶縁膜２の上に
被着した配線Ｎ３をパターン化する場合であり、配線層
３上に形成する基板加工用マスクに用いる露光用レジス
ト膜１１を形成したところを示す。

このＤＲＡＭは、メモリセル領域４と周辺回路頭域５を
有し、メモリセルに積層構造のスタック型蓄積キャパシ
タ６を用いてメモリセル領域４が高く盛り上がっている
ために、配線層３の表面がメモリセル領域４と周辺回路
領域５との間に大きな段差を有している。

このことから、露光用レジスト膜１１は、配線層３に倣
って表面に段差が生じており、パターン化の露光の際に
メモリセル領域４と周辺回路頭域５との間で一方に焦点
を合わせると他方の焦点が合わない状態になっている。

そのために、レジスト膜１１のパターン化は精度の悪い
ものとなり、それを用いた基板加工用マスクは、配線Ｎ
３の微細加工に適したものとなり難い。それは、加工パ
ターンが微細化されると、露光の焦点深度が浅くなるた
めに一層顕著になる。

このことは、トリレベル法を採用しても同様である。そ
れは、基板表面の先に述べた凹部に相当する段差下段域
（周辺回路頭域５）が広いために、下側レジスト膜の表
面に配線層３に倣った段差が生じて、露光用レジスト膜
が上記と同様になるためである。

そこで本発明は、半導体装置の製造方法、特に、表面に
段差を有する基板に対して、基板表面上にパターン化し
た基板加工用マスクを形成する方法において、上記パタ
ーン化のホトリソグラフイに用いる露光用レジスト膜に
対し、上記段差の存在にもかかわらず全域に渡り露光の
焦点を合わせ得るようにして、上記基板加工用マスクの
パターン精度を確保することを目的とする。

〔課題を解決するための手段〕

上記目的は、基板加工のマスクとなり得て基板に対し選
択的に除去可能、な材料で、基板表面の段差下段域上に
表面の高さが基板表面の段差上段域にほぼ等しい第１膜
を形成してから、基板加工のマスクとなり得て基板に対
し選択的に除去可能な材料で、基板上の全面に表面がほ
ぼ平面をなす第２膜を形成する行程と、第２膜上に厚さ
がほぼ均一な露光用レジスト膜を形成して、露光及び現
像により該レジスト膜をパターン化する行程と、パター
ン化された該レジスト膜を基にして、第２膜及び第１膜
を該レジスＩ・膜のパターンにほぼ等しくパターン化す
る行程とを含んで、パターン化された第１膜及び第２膜
を上記基板加工用マスクとする本発明の製造方法によっ
て解決される。

〔作　用〕

上記第１膜の存在により、上記第２膜の表面が容易にほ
ぼ平面となるので、上記露光用レジスト膜は、基板表面
の段差にかかわりなく表面がほぼ平面となり、全域に渡
り露光の焦点を合わせ得るものとなる。

このことから、露光用レジスト膜を精度良くパターン化
することができて、パターン精度の確保された基板加工
用マスクが形成可能となる。

〔実施例〕

以下本発明による基板加工用マスクの形成の実施例につ
いて第１図の側断面図を用いて説明する。

全図を通し同一符号は同一対象物を示す。

この実施例は、第２図で述べたＤＲＡＭの基板１表面の
配線層３をパターン化する場合のものである。

第１図において、配線層３に対してエッチングマスクと
なり然も選択的に除去し得るホトレジスト（例えばＯＦ
ＰＲ８００）を配線層３上の全面に塗布し、露光及び現
像により配線層３の段差下段域（周辺回路頭域５）上に
のみ残すようにパターン化してレジストからなる第１膜
２１を形成する。

塗布は例えばスピン塗布により行い、その厚さは配線層
３表面の段差の高さ（メモリセル領域４と周辺回路領域
５との高さの差）に合わせて例えば？０．６μｍである
。こうすることにより、露出している配線層３表面のメ
モリセル領域４上部分と第１膜２１の表面がほぼ１千面
上に並び、両者の間に幅の狭い凹部が存在する状態にな
る。

次いで、第１膜２１と同じホトレジストをスピン塗布に
より厚さ約１μｍに全面塗布してレジストからなる第２
膜２２を形成する。上記の凹部は埋められて第２膜２２
の表面はほぼ平面となる。

次いで、スビンオングラス（ＳＯＧ：主成分がＳｉＯ■
）をスピン塗布により厚さ約０．２μｍに全面塗布して
ＳＯＣからなる第３膜２３を形成し、更にその上にホト
レジスト（例えばＴＳＭＲ８８００）をスピン塗布によ
り厚さ約０．２μｍに全面塗布して露光用レジスト膜２
４を形成する。第２膜２２の表面がほぼ平面であること
から、露光用レジスト膜２４は、表面がほぼ平面となり
、パターン化の露光の際に全域に渡り焦点を合わせ得る
ものとなる。

第１図はその状態を示す。

次いで、露光及び現像によりユ配線層３をパターン化す
るパターンに合わせて露光用レジスト膜２４をパターン
化する。露光の焦点を全域に渡り合わせ得ることから、
このバクーン化は精度良く行うことができる。

次いで、パターン化された露光用レジスト膜２４をマス
クにしたＣＨＦＩ　＋ＨｚプラズマのＲＩＢ（反応性イ
オンエッチング）によりＳＯＧの第３膜２３をパターン
化し、更に、パターン化された第３膜２３をマスクにし
た０２プラズマのＲＩＥによりレジストの第２膜２２及
び第１膜２１をパターン化して、所要の基板加工用マス
クを完成する。上記ＲＩＥが異方性であることから、形
成した基板加工用マスクは、露光用レジスト膜２４のパ
ターンが忠実に転写されたものとなり、所望のパターン
精度が確保されている。

この基板加工用マスクは、配線Ｎ３をパターン化するエ
ッチングのマスクとして用いられた後除去される。その
除去は、周知の方法で容易に行うことができる。

なお、この実施例で述べた基板加工用マスクの形成方法
は、基板表面の配線Ｎ３に段差を有する製造中のＤＲＡ
Ｍを対象にした場合であるが、この方法が基板表面に段
差を有する製造中の他の半導体装置を対象にする場合に
も有効であることは、改めて説明するまでもない。

また、上述の説明から容易に理解されるように、第１膜
２１及び第２膜２２の材料は、基板表面の加工対象物に
対して加工のマスクとなり然も選択的に除去し得るもの
であれば良いので、実施例のレジストに限定されるもの
ではなく、両者が同一である必要もない。

更に、第１膜２１及び第２膜２２の材料に対して露光用
レジスト膜２４がエッチングマスクとなり得る際には、
第３膜２３をを省略することができる。

〔発明の効果〕 以上説明したように本発明の構成によれば、半導体装置
の製造方法、特に、表面に段差を有する基板に対して、
基板表面上にパターン化した基板加工用マスクを形成す
る方法において、上記パターン化のホトリソグラフィに
用いる露光用レジスト膜に対し、上記段差の存在にもか
かわらず全域に渡り露光の焦点を合わせ得るようになっ
て、上記基板加工用マスクのパターン精度を確保をるこ
とが可能となり、表面に段差を有する基板に対する微細
加工を容易にさせる効果がある。

【図面の簡単な説明】

第１図は実施例を説明する側断面図、 第２図は従来方法の問題を説明する側断面図、である。 ２３は第３膜、 １１、２４は露光用レジスト膜、 である。 図において、 １は基板、 ２は絶縁膜、 ３は配線層、 ４はメモリセル領域、 ５は周辺回路領域、 ６は蓄積キャパシタ、 ２１は第１膜、 ２２は第２膜、

Claims (1)

1. 【特許請求の範囲】 　半導体装置の製造において、表面に段差を有する基板
   に対して、基板表面上にパターン化した基板加工用マス
   クを形成する方法であって、 基板加工のマスクとなり得て基板に対し選択的に除去可
   能な材料で、基板表面の段差下段域上に表面の高さが基
   板表面の段差上段域にほぼ等しい第１膜を形成してから
   、基板加工のマスクとなり得て基板に対し選択的に除去
   可能な材料で、基板上の全面に表面がほぼ平面をなす第
   ２膜を形成する行程と、 第２膜上に厚さがほぼ均一な露光用レジスト膜を形成し
   て、露光及び現像により該レジスト膜をパターン化する
   行程と、 パターン化された該レジスト膜を基にして、第２膜及び
   第１膜を該レジスト膜のパターンにほぼ等しくパターン
   化する行程とを含んで、 パターン化された第１膜及び第２膜を上記基板加工用マ
   スクとすることを特徴とする半導体装置の製造方法。