JPH02237032A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH02237032A JPH02237032A JP5605089A JP5605089A JPH02237032A JP H02237032 A JPH02237032 A JP H02237032A JP 5605089 A JP5605089 A JP 5605089A JP 5605089 A JP5605089 A JP 5605089A JP H02237032 A JPH02237032 A JP H02237032A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gettering
- semiconductor
- forming
- silicon wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置およびその製造方法、特に接着技術によるシ
リコン・オン・インシュレータ（ＳＯＩ）基板の製造方
法に関し、 従来の接着技術によるＳｏ１基板にデバイスを形成する
プロセスにおいて発生する結晶欠陥をゲッタリングする
，ことのできるＳＯＩ構造およびかかる構造を形成する
方法を提供することを目的とし、接着により形成するシ
リコン・オン・インシュレータ構造において、第１の半
導体基板の表面は一導電型の不純物拡散層であり、該不
純物拡散層上には絶縁膜の一部にそれと平坦に半導体の
ゲッタリング窓が選択的に設けられ、絶縁膜上に接着さ
れた前記不純物拡散層と同導電型の第２の半導体層にデ
バイスが形成されてなることを特徴とする半導体装置と
、第１の半導体基板上に半導体層を形成し、該半導体層
を通し一導電型の不純物を拡散して該半導体基板の表面
に不純物拡散層を形成する工程、該半導体層を選択的に
絶縁膜（１５）を形成したゲッタリング窓と平坦に絶縁
膜を形成する工程、および該絶縁膜上に第２の半導体層
を形成し、前記ゲッタリング窓につながり、かつ、素子
分離層で囲まれる該半導体層内にデバイスを形成する工
程を含むことを特徴とする半導体装置の製造方法を含み
構成する． 〔産業上の利用分野〕 本発明は半導体装置およびその製造方法、特に接着技術
によるシリコン・オン・インシュレータ（５０１）基板
の製造方法に関する。
リコン・オン・インシュレータ（ＳＯＩ）基板の製造方
法に関し、 従来の接着技術によるＳｏ１基板にデバイスを形成する
プロセスにおいて発生する結晶欠陥をゲッタリングする
，ことのできるＳＯＩ構造およびかかる構造を形成する
方法を提供することを目的とし、接着により形成するシ
リコン・オン・インシュレータ構造において、第１の半
導体基板の表面は一導電型の不純物拡散層であり、該不
純物拡散層上には絶縁膜の一部にそれと平坦に半導体の
ゲッタリング窓が選択的に設けられ、絶縁膜上に接着さ
れた前記不純物拡散層と同導電型の第２の半導体層にデ
バイスが形成されてなることを特徴とする半導体装置と
、第１の半導体基板上に半導体層を形成し、該半導体層
を通し一導電型の不純物を拡散して該半導体基板の表面
に不純物拡散層を形成する工程、該半導体層を選択的に
絶縁膜（１５）を形成したゲッタリング窓と平坦に絶縁
膜を形成する工程、および該絶縁膜上に第２の半導体層
を形成し、前記ゲッタリング窓につながり、かつ、素子
分離層で囲まれる該半導体層内にデバイスを形成する工
程を含むことを特徴とする半導体装置の製造方法を含み
構成する． 〔産業上の利用分野〕 本発明は半導体装置およびその製造方法、特に接着技術
によるシリコン・オン・インシュレータ（５０１）基板
の製造方法に関する。
接着技術によるＳＯＩ基板は、良好な結晶方位と界面特
性から、ラッチアップがなく、耐放射線能に優れ、デバ
イス作成層の薄膜化により高速ＬＳＩ、ＶＬＳＩに適し
たものとして着目されている。現在のＬＳＩは高集積化
とともに高速性が強く要求されているもので、この要請
を満たすものとしてＳＯＩデバイスが提案され、これに
使用するＳＯ１基板（ウエハ）を実現する有効な手段と
して接着技術によるＳＯ！基板が研究されている。
性から、ラッチアップがなく、耐放射線能に優れ、デバ
イス作成層の薄膜化により高速ＬＳＩ、ＶＬＳＩに適し
たものとして着目されている。現在のＬＳＩは高集積化
とともに高速性が強く要求されているもので、この要請
を満たすものとしてＳＯＩデバイスが提案され、これに
使用するＳＯ１基板（ウエハ）を実現する有効な手段と
して接着技術によるＳＯ！基板が研究されている。
また上記した技術によると、デバイス領域を形成する半
導体層において薄膜化が行えるので、リーク電流の低減
化が実現され、高温動作時での性能向上が期待されてい
る．さらには、従来のＬＳＩプロセス、デバイス技術が
ほとんどすべてそのま一使用することが可能であるとい
う利点もある。
導体層において薄膜化が行えるので、リーク電流の低減
化が実現され、高温動作時での性能向上が期待されてい
る．さらには、従来のＬＳＩプロセス、デバイス技術が
ほとんどすべてそのま一使用することが可能であるとい
う利点もある。
なお、従来の接着によるＳＯＩ基板は、表面を酸化した
ウエハを単に接着することによって作られてきた． 第３図は従来の接着によるＳｏ１基板の形成方法を説明
する断面図で、先ず、同図（ａ）に示されるように、第
１のシリコンウエハ３１に、表面にＳｉｎ．膜３３が形
成された第２のシリコンウエハ３２を、Ｓｉｎｇ膜３３
が第１のシリコンウエハ３１に接する状態で接着する． 次に、同図Φ）に示される如く第２のシリコンウエハ３
２をＳｉｎ．膜３３の形成されていない背面から研磨し
て、例えばｌＯμｍ程度の厚さのデバイス形成頷域とな
るシリコン層３４を残す。なお同図中、３６は絶縁膜で
ある． 続いて、同図（Ｃ）に示される如くシリコン層３４に所
望のデバイス３５（例えばＭＯＳ ｝ランジスタ）を形
成してきた。
ウエハを単に接着することによって作られてきた． 第３図は従来の接着によるＳｏ１基板の形成方法を説明
する断面図で、先ず、同図（ａ）に示されるように、第
１のシリコンウエハ３１に、表面にＳｉｎ．膜３３が形
成された第２のシリコンウエハ３２を、Ｓｉｎｇ膜３３
が第１のシリコンウエハ３１に接する状態で接着する． 次に、同図Φ）に示される如く第２のシリコンウエハ３
２をＳｉｎ．膜３３の形成されていない背面から研磨し
て、例えばｌＯμｍ程度の厚さのデバイス形成頷域とな
るシリコン層３４を残す。なお同図中、３６は絶縁膜で
ある． 続いて、同図（Ｃ）に示される如くシリコン層３４に所
望のデバイス３５（例えばＭＯＳ ｝ランジスタ）を形
成してきた。
現在、大規模なＩＣを製造するに際しては、材料のもつ
内因的な不純物、欠陥、さらにプロセス処？中に誘起、
導入される欠陥を効率良く除去しもしくは消去する必要
がある。これには、イントリンシックゲッタリング（Ｉ
Ｇ）と呼称される欠陥のゲッタリングが有効であり、ゲ
ッタリングは゜例えば熱処理によってなされている。
内因的な不純物、欠陥、さらにプロセス処？中に誘起、
導入される欠陥を効率良く除去しもしくは消去する必要
がある。これには、イントリンシックゲッタリング（Ｉ
Ｇ）と呼称される欠陥のゲッタリングが有効であり、ゲ
ッタリングは゜例えば熱処理によってなされている。
従来技術によるＳｏ１基板はデバイス領域の製作前に行
うため、結晶欠陥低減化すなわちゲッタリングはデバイ
ス製作前に行われる。そこで、デバイス製作途中での結
晶欠陥の発生があっても、第３図に示されるＳｉｎ．膜
３３がいわばバッファ−となってそれに対して有効なゲ
ッタリングが行えないために、か一る結晶欠陥がデバイ
ス特性の劣化をもたらす問題がある。
うため、結晶欠陥低減化すなわちゲッタリングはデバイ
ス製作前に行われる。そこで、デバイス製作途中での結
晶欠陥の発生があっても、第３図に示されるＳｉｎ．膜
３３がいわばバッファ−となってそれに対して有効なゲ
ッタリングが行えないために、か一る結晶欠陥がデバイ
ス特性の劣化をもたらす問題がある。
再び第３図（Ｃ）を参照すると、デバイス形成領域であ
るシリコン層３４は、下地のＳｉＯ■膜３３によって下
のシリコンウエハ３１から完全に分離されている。
るシリコン層３４は、下地のＳｉＯ■膜３３によって下
のシリコンウエハ３１から完全に分離されている。
このため、デバイス形成時での結晶欠陥発生に対しては
、デバイス形成プロセス条件に制限された範囲でしかゲ
ッタリング処理が行えない。例えば、イントリンシック
ゲッタリング（ＩＧ）では、高温、長時間での熱処理が
必要で、デバイス形成プロセスとの釣合い（マッチング
）はとれない。この意味で、デバイス形成による結晶欠
陥発生に対しては、従来のＳｏｌ構造では欠陥低減化が
困難であり、デバイス特性の劣化を招いている。
、デバイス形成プロセス条件に制限された範囲でしかゲ
ッタリング処理が行えない。例えば、イントリンシック
ゲッタリング（ＩＧ）では、高温、長時間での熱処理が
必要で、デバイス形成プロセスとの釣合い（マッチング
）はとれない。この意味で、デバイス形成による結晶欠
陥発生に対しては、従来のＳｏｌ構造では欠陥低減化が
困難であり、デバイス特性の劣化を招いている。
そこで本発明は、従来の接着技術によるＳＯ１基板にデ
バイスを形成するプロセスにおいて発生する結晶欠陥を
ゲッタリソグすることのできるＳＯＩ構造およびかかる
構造を形成する方法を提供することを目的とする． 〔課題を解決するための手段〕 上記課題は、接着により形成するシリコン・オン・イン
シュレータ構造において、第１の半導体基板の表面は一
導電型の不純物拡散層であり、該不純物拡散層上には絶
縁膜の一部にそれと平坦に半導体のゲッタリング窓が選
択的に設けられ、絶縁膜上に接着された前記不純物拡散
層と同導電型の第２の半導体層にデバイスが形成されて
なることを特徴とする半導体装置と第１の半導体基板上
に半導体層を形成し、該半導体層を通し一導電型の不純
物を拡散して該ウエハの表面に不純物拡散層を形成する
工程、該半導体層を選択的に絶縁膜（１５）を形成した
ゲッタリング窓と平坦に絶縁膜を形成する工程、および
該絶縁膜上に第２の半導体層を形成し、前記ゲッタリン
グ窓につながり、かつ、素子分離層で囲まれる該半導体
層内にデバイスを形成する工程を含むことを特徴とする
半導体装置の製造方法によって解決される。
バイスを形成するプロセスにおいて発生する結晶欠陥を
ゲッタリソグすることのできるＳＯＩ構造およびかかる
構造を形成する方法を提供することを目的とする． 〔課題を解決するための手段〕 上記課題は、接着により形成するシリコン・オン・イン
シュレータ構造において、第１の半導体基板の表面は一
導電型の不純物拡散層であり、該不純物拡散層上には絶
縁膜の一部にそれと平坦に半導体のゲッタリング窓が選
択的に設けられ、絶縁膜上に接着された前記不純物拡散
層と同導電型の第２の半導体層にデバイスが形成されて
なることを特徴とする半導体装置と第１の半導体基板上
に半導体層を形成し、該半導体層を通し一導電型の不純
物を拡散して該ウエハの表面に不純物拡散層を形成する
工程、該半導体層を選択的に絶縁膜（１５）を形成した
ゲッタリング窓と平坦に絶縁膜を形成する工程、および
該絶縁膜上に第２の半導体層を形成し、前記ゲッタリン
グ窓につながり、かつ、素子分離層で囲まれる該半導体
層内にデバイスを形成する工程を含むことを特徴とする
半導体装置の製造方法によって解決される。
半導体中での結晶欠陥はメタルなどの不純物によって発
生するので、このメタル汚染をデバイス活性領域で取り
除《ことがデバイス特性向上に有効な要因として挙げら
れる。これらのメタル不純物は結晶欠陥のあるところに
より集まり易い特性があるので、デバイス形成領域とは
別に結晶欠陥のあるところを設けてやればよいことに着
目した。
生するので、このメタル汚染をデバイス活性領域で取り
除《ことがデバイス特性向上に有効な要因として挙げら
れる。これらのメタル不純物は結晶欠陥のあるところに
より集まり易い特性があるので、デバイス形成領域とは
別に結晶欠陥のあるところを設けてやればよいことに着
目した。
そのためには、ｐ型シリコン基板に高濃度（Ｎ＝１０
” ／ ｃｄ程度）のボロンドープによるｐ型領域を？
成することでゲッタリングを行なう （応用物理学会１
９８８秋季Ｎａ７ａ−Ｘ−５）。このようなｐ＋領域３
７を第２図に示されるようにＳｉｎｇ膜３３の下に形成
しておき、次いでこのＳｉＯｚ膜３３の一部に窓を開け
、そこに多結晶シリコン（ポリシリコン）３８を埋め込
むことにより、デバイス形成領域であるシリコン層３４
でのメタル汚染のゲッタリングを行なう。
” ／ ｃｄ程度）のボロンドープによるｐ型領域を？
成することでゲッタリングを行なう （応用物理学会１
９８８秋季Ｎａ７ａ−Ｘ−５）。このようなｐ＋領域３
７を第２図に示されるようにＳｉｎｇ膜３３の下に形成
しておき、次いでこのＳｉＯｚ膜３３の一部に窓を開け
、そこに多結晶シリコン（ポリシリコン）３８を埋め込
むことにより、デバイス形成領域であるシリコン層３４
でのメタル汚染のゲッタリングを行なう。
すなわち本発明は、Ｓｏｌ構造のＳｉＯ■膜の一部に、
下地のシリコンウエハとデバイス形成領域とがつながる
ようなシリコン領域（ポリシリコンを埋め込んだ領域）
を形成することによって、デバイス製作過程で発生しま
た存在していた欠陥またはメタル不純物をゲッタリング
するもので、これによって結晶欠陥の少ないデバイス領
域が形成され、良好な特性を得ることができる。
下地のシリコンウエハとデバイス形成領域とがつながる
ようなシリコン領域（ポリシリコンを埋め込んだ領域）
を形成することによって、デバイス製作過程で発生しま
た存在していた欠陥またはメタル不純物をゲッタリング
するもので、これによって結晶欠陥の少ないデバイス領
域が形成され、良好な特性を得ることができる。
〔実施例〕
以下、本発明を図示の実施例により具体的に説明する。
第１図に本発明実施例を断面図で示す。
第１図（ａ）参照：
デバイス形成半導体層を貼り付ける半導体基板を用意す
る。基板としては、例えば、ｐ型、ｌＯΩ・１の第１の
シリコンウエハｌ１に半導体層、すなわちポリシリコン
層１２を１μｍの厚さに例えばＣＶＤ法で形成する。次
の工程で半導体基板に貼り付けるシリコンウエハをｐ型
のものとするとき、同じ導電型（ｐ型）のボロンのイオ
ン注入によって同図に斜線を付して示す１０１９／ｃＪ
程度の濃度のＰ゛層１３を形成する。
る。基板としては、例えば、ｐ型、ｌＯΩ・１の第１の
シリコンウエハｌ１に半導体層、すなわちポリシリコン
層１２を１μｍの厚さに例えばＣＶＤ法で形成する。次
の工程で半導体基板に貼り付けるシリコンウエハをｐ型
のものとするとき、同じ導電型（ｐ型）のボロンのイオ
ン注入によって同図に斜線を付して示す１０１９／ｃＪ
程度の濃度のＰ゛層１３を形成する。
第１図（ｂ）参照：
ポリシリコンＪｌｉｌ２を選択的に絶縁膜（１５）を、
ゲッタリング窓１４となるポリシリコンを残す。４のと
き、シリコンウエハ１１の表面にはｐ＋の不純物拡散層
１３ａがエッチングされずに残る。次いで、全面にスピ
ンコートにより絶縁膜となるスピン・オン・グラス（Ｓ
ＯＧ） １５を２μｍ塗布し、平坦化を行う。この平坦
化は、ＳＯＧが乾燥した後に、ゲッタリング窓１４とな
るポリシリコンが露出するまで研磨することによってな
す。
ゲッタリング窓１４となるポリシリコンを残す。４のと
き、シリコンウエハ１１の表面にはｐ＋の不純物拡散層
１３ａがエッチングされずに残る。次いで、全面にスピ
ンコートにより絶縁膜となるスピン・オン・グラス（Ｓ
ＯＧ） １５を２μｍ塗布し、平坦化を行う。この平坦
化は、ＳＯＧが乾燥した後に、ゲッタリング窓１４とな
るポリシリコンが露出するまで研磨することによってな
す。
？１図（Ｃ）参照：
デバイス形成用のＰ型の第２の半導体層としてシリコン
ウエハを貼り合わせ、１０００℃、３０分熱処理をなし
、このシリコンウエハを０．５μｍの厚さにまで研磨し
、平坦化、薄膜化を行なってデバイス形成用の第２のシ
リコンＮ１６を形成する。
ウエハを貼り合わせ、１０００℃、３０分熱処理をなし
、このシリコンウエハを０．５μｍの厚さにまで研磨し
、平坦化、薄膜化を行なってデバイス形成用の第２のシ
リコンＮ１６を形成する。
第１図（ｄ）参照：
例えば選択酸化法で素子分離用のＳｉＯＪ！１７をシリ
コン層ｌ６に形成する．シリコン層１６は０．５μｍ程
度の厚さのものであるので、ＳｉＯ■Ｍ１７の形成に特
に問題はない。次いで、ＳｉＯ■層ｌ７で囲まれ、かつ
、ゲッタリング窓１４につながる領域内に所望のデバイ
スｌ８を形成する． か一る構造のＳＯＩにおいては、デバイス１８の製造プ
ロセスにおいて発生する欠陥およびシリコンＪｉｌ６に
もともと存在していた欠陥は、ポリシリコンのゲッタリ
ング窓１４を通ってシリコンウエハ１１の表面のｐ゛型
の不純物拡散層１３ａでゲッタリングされ、特性の良い
デバイス１８が形成されるのである． 〔発明の効果〕 以上のように本発明によれば、ＳＯＩ構造におけるメタ
ル不純物などに起因する欠陥のゲッタリングがデバイス
形成中に行われ、これによって従来のＳＯＩ構造でのデ
バイス製作過程での結晶欠陥発生および既に存在してい
た欠陥をも同時に除去することができ、デバイス特性向
上が成し遂げられるのである。
コン層ｌ６に形成する．シリコン層１６は０．５μｍ程
度の厚さのものであるので、ＳｉＯ■Ｍ１７の形成に特
に問題はない。次いで、ＳｉＯ■層ｌ７で囲まれ、かつ
、ゲッタリング窓１４につながる領域内に所望のデバイ
スｌ８を形成する． か一る構造のＳＯＩにおいては、デバイス１８の製造プ
ロセスにおいて発生する欠陥およびシリコンＪｉｌ６に
もともと存在していた欠陥は、ポリシリコンのゲッタリ
ング窓１４を通ってシリコンウエハ１１の表面のｐ゛型
の不純物拡散層１３ａでゲッタリングされ、特性の良い
デバイス１８が形成されるのである． 〔発明の効果〕 以上のように本発明によれば、ＳＯＩ構造におけるメタ
ル不純物などに起因する欠陥のゲッタリングがデバイス
形成中に行われ、これによって従来のＳＯＩ構造でのデ
バイス製作過程での結晶欠陥発生および既に存在してい
た欠陥をも同時に除去することができ、デバイス特性向
上が成し遂げられるのである。
第１図（ａ）〜（ｄ）は本発明実施例断面図、第２図は
本発明の原理を説明する断面図、第３図（ａ）〜（Ｃ）
は従来例断面図である。 図中、 １１は第１のシリコンウエハ（半導体基板）、１２はポ
リシリコン層（半導体Ｎ）、 １３はｐ０層、 １３ａはｐ＋型の不純物拡散層、 １４はゲッタリング窓、 １５はスピン・オン・グラス、 １６は第２のシリコン層（半導体層）、１７はＳｉｎｇ
層（素子分離層）、 １８はデバイス を示す．
本発明の原理を説明する断面図、第３図（ａ）〜（Ｃ）
は従来例断面図である。 図中、 １１は第１のシリコンウエハ（半導体基板）、１２はポ
リシリコン層（半導体Ｎ）、 １３はｐ０層、 １３ａはｐ＋型の不純物拡散層、 １４はゲッタリング窓、 １５はスピン・オン・グラス、 １６は第２のシリコン層（半導体層）、１７はＳｉｎｇ
層（素子分離層）、 １８はデバイス を示す．
Claims (2)
- （１）接着により形成するシリコン・オン・インシュレ
ータ構造において、 第１の半導体基板（１１）の表面は一導電型の不純物拡
散層（１３ａ）であり、 該不純物拡散層（１３ａ）上には絶縁膜（１５）の一部
にそれと平坦に半導体のゲッタリング窓（１４）が選択
的に設けられ、 絶縁膜（１５）上に接着された前記不純物拡散層（１３
ａ）と同導電型の第２の半導体層（１６）にデバイス（
１８）が形成されてなることを特徴とする半導体装置。 - （２）第１の半導体基板（１１）上に半導体層（１２）
を形成し、該半導体層（１２）を通し一導電型の不純物
を拡散して該半導体基板（１１）の表面に不純物拡散層
該半導体層（１２）を選択的にエッチングして形成した
ゲッタリング窓（１４）と平坦に絶縁膜（１５）を形成
する工程、および 該絶縁膜上に第２の半導体層（１６）を形成し、前記ゲ
ッタリング窓（１４）につながり、かつ、素子分離層（
１７）で囲まれる該半導体層（１６）内にデバイス（１
８）を形成する工程を含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5605089A JPH02237032A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5605089A JPH02237032A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237032A true JPH02237032A (ja) | 1990-09-19 |
Family
ID=13016257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5605089A Pending JPH02237032A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237032A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255153B1 (en) | 1997-12-30 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device |
-
1989
- 1989-03-10 JP JP5605089A patent/JPH02237032A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255153B1 (en) | 1997-12-30 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2806277B2 (ja) | 半導体装置及びその製造方法 | |
| JP3294934B2 (ja) | 半導体基板の作製方法及び半導体基板 | |
| JPH05251292A (ja) | 半導体装置の製造方法 | |
| US5897362A (en) | Bonding silicon wafers | |
| KR0148500B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| JPH10125881A (ja) | 張り合わせｓｏｉ基板、その作製方法及びそれに形成されたｍｏｓトランジスター | |
| JPH05129258A (ja) | 半導体ウエハの製造方法および半導体集積回路装置の製造方法 | |
| JPH02237121A (ja) | 半導体装置の製造方法 | |
| KR970012965A (ko) | Soi 웨이퍼 및 그의 제조 방법 | |
| JPH05109678A (ja) | Ｓｏｉ基板の製造方法 | |
| JPH0964319A (ja) | Ｓｏｉ基板およびその製造方法 | |
| JPH02237032A (ja) | 半導体装置およびその製造方法 | |
| JPH11330437A (ja) | Ｓｏｉ基板とその製造方法 | |
| JPH04199632A (ja) | Ｓｏｉウエハ及びその製造方法 | |
| JP2930194B2 (ja) | Ｓｏｉウェーハ及びその製造方法 | |
| CN110391173A (zh) | 绝缘体上覆硅基板的制造方法及半导体装置 | |
| KR20080002485A (ko) | 본디드 ｓｏｉ 웨이퍼 제조방법 | |
| JP3061021B2 (ja) | 部分ｓｏｉ基板およびその製造方法 | |
| JPH02237120A (ja) | 半導体装置とその製造方法 | |
| JP3483671B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001144273A (ja) | 半導体装置の製造方法 | |
| JP2796666B2 (ja) | Ｃｏｐを低減した張り合わせ半導体基板およびその製造方法 | |
| JP2766992B2 (ja) | 半導体装置の製造方法 | |
| JPH071791B2 (ja) | 半導体基板の製造方法 | |
| JPH0212920A (ja) | 半導体装置の製造方法 |