JPH02237123A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH02237123A JPH02237123A JP5876889A JP5876889A JPH02237123A JP H02237123 A JPH02237123 A JP H02237123A JP 5876889 A JP5876889 A JP 5876889A JP 5876889 A JP5876889 A JP 5876889A JP H02237123 A JPH02237123 A JP H02237123A
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- JP
- Japan
- Prior art keywords
- electrode
- gate
- schottky
- layer
- gate electrode
- Prior art date
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- Granted
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電界効果トランジスタに関し、特に高出力の
用途に適したＧａＡｓ電界効果型トランジスタ（以下、
ＣａＡｓＦＥＴと略す）の構造に関するものである。
用途に適したＧａＡｓ電界効果型トランジスタ（以下、
ＣａＡｓＦＥＴと略す）の構造に関するものである。
第６図は従来例のＣ，ａＡｓＦＥＴを示す要部断面図で
ある．図において、１は半絶縁性ＧａＡｓ基板、２はｎ
型導電層（以下、ｎＦＪと略す）、３ａ，３ｂはｎ層２
よりも抵抗の低いｎ＋層である。
ある．図において、１は半絶縁性ＧａＡｓ基板、２はｎ
型導電層（以下、ｎＦＪと略す）、３ａ，３ｂはｎ層２
よりも抵抗の低いｎ＋層である。
４はｎ層２上に形成されたゲート電極で、ｎ層２とはシ
ョットキ接合を形成している。５はｎ゛層３ａとオーミ
ック接合を形成するソース電極、６はｎ”層３ｂとオー
ミック接合を形成するドレイン電極である．なお、ゲー
ト電極４はｎ Ｎ ＳＴＪ域において、ソース電極５に
近付けて形成されている。
ョットキ接合を形成している。５はｎ゛層３ａとオーミ
ック接合を形成するソース電極、６はｎ”層３ｂとオー
ミック接合を形成するドレイン電極である．なお、ゲー
ト電極４はｎ Ｎ ＳＴＪ域において、ソース電極５に
近付けて形成されている。
図示したＦＥＴはＭＥＳＦＥＴと呼ばれるものの一種で
あって、ソース電極５からドレインｔ極６へｎ層２を通
って流れる電子を、ゲート電極４に印加する電圧によっ
てゲート電極直下に生成する空乏層の幅を変調すること
により制御するトランジスタである。半導体材料として
ＧａＡｓを用いたＧａＡｓＭＥＳＦＥＴは既にマイクロ
波領域の非常に高い周波数で動作する能動素子として実
用化が進められているものである。
あって、ソース電極５からドレインｔ極６へｎ層２を通
って流れる電子を、ゲート電極４に印加する電圧によっ
てゲート電極直下に生成する空乏層の幅を変調すること
により制御するトランジスタである。半導体材料として
ＧａＡｓを用いたＧａＡｓＭＥＳＦＥＴは既にマイクロ
波領域の非常に高い周波数で動作する能動素子として実
用化が進められているものである。
Ｇ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを高出力の用
途に用いる場合に最も重要な特性はゲート電極４とドレ
イン電極６の間の逆方向耐圧（以下、ゲート耐圧と略す
）であって、用途にもよるが通常１０〜２０Ｖ程度が要
求ざれる。このゲート耐圧はゲート電極とドレイン電極
の間の距離を大きくすれば高くなることが知られている
。一方、ＦＥＴの重要な性能として相互コンダクタンス
ｇｍがあるが、これはソース・ゲート間の抵抗Ｒ，が小
さい程、良好な値を示す。Ｒ，はソース・ゲート間隔を
小さくする程小さくできるので、この点からソース・ゲ
ート間隔は小さくすることが要求される。以上の２点の
要求から第６図のような電極配置のＦＥＴ（オフセット
ゲートＦＥＴと呼ぶ）が考えられている。
途に用いる場合に最も重要な特性はゲート電極４とドレ
イン電極６の間の逆方向耐圧（以下、ゲート耐圧と略す
）であって、用途にもよるが通常１０〜２０Ｖ程度が要
求ざれる。このゲート耐圧はゲート電極とドレイン電極
の間の距離を大きくすれば高くなることが知られている
。一方、ＦＥＴの重要な性能として相互コンダクタンス
ｇｍがあるが、これはソース・ゲート間の抵抗Ｒ，が小
さい程、良好な値を示す。Ｒ，はソース・ゲート間隔を
小さくする程小さくできるので、この点からソース・ゲ
ート間隔は小さくすることが要求される。以上の２点の
要求から第６図のような電極配置のＦＥＴ（オフセット
ゲートＦＥＴと呼ぶ）が考えられている。
しかしながら、従来の高ゲート耐圧ＦＥＴは以上のよう
に構成されており、通常、ゲート・ドレイン間隔は形成
するゲー・ト電極の位置決めにより決定される。この位
置決めは写真製版技術によって行われるが、特性の安定
化のためには高度の合わせ精度が要求される。現実には
合わせ誤差によるゲート耐圧のばらつきや、またＧａＡ
ｓ表面状態の影響によるゲート耐圧のばらつきがあって
、高性能な高出力ＦＥＴあるいはこれを用いた集積回路
の製造の歩留低下を招いている。
に構成されており、通常、ゲート・ドレイン間隔は形成
するゲー・ト電極の位置決めにより決定される。この位
置決めは写真製版技術によって行われるが、特性の安定
化のためには高度の合わせ精度が要求される。現実には
合わせ誤差によるゲート耐圧のばらつきや、またＧａＡ
ｓ表面状態の影響によるゲート耐圧のばらつきがあって
、高性能な高出力ＦＥＴあるいはこれを用いた集積回路
の製造の歩留低下を招いている。
この発明は上記のような問題点を解消するためになされ
たもので、写真製版技術の合わせ精度やＧａＡｓ表面の
状態に影響されることなく、高いゲート耐圧を有する電
界効果トランジスタを提供することを目的とする。
たもので、写真製版技術の合わせ精度やＧａＡｓ表面の
状態に影響されることなく、高いゲート耐圧を有する電
界効果トランジスタを提供することを目的とする。
この発明に係る電界効果トランジスタは、ゲート電極と
ドレイン電極間の半導体基板表面の一部に外部と電気的
に接続されないショットキ電極を設けるようにしたもの
である。
ドレイン電極間の半導体基板表面の一部に外部と電気的
に接続されないショットキ電極を設けるようにしたもの
である。
この発明においては、ゲート・ドレイン間のｎ層表面に
ショットキ電極を形成するようにしたので、該電極直下
にショットキ障壁による空乏層が発生し、その空乏層厚
はＧａＡｓ表面の表面空乏層より大きいため、実効的に
ｎ層中の電流経路が基板側へ押しやられることになり、
ゲー１・及びドレイン電極端に集中していた電界を分散
でき、これによりゲート耐圧を向上できるようになる。
ショットキ電極を形成するようにしたので、該電極直下
にショットキ障壁による空乏層が発生し、その空乏層厚
はＧａＡｓ表面の表面空乏層より大きいため、実効的に
ｎ層中の電流経路が基板側へ押しやられることになり、
ゲー１・及びドレイン電極端に集中していた電界を分散
でき、これによりゲート耐圧を向上できるようになる。
以ｒ、この発明の一実施例を図につい゛ζ説明する。
第１図は本発明の第１の実施例による電界効果トランジ
スタを示す図であり、図において、１は半絶縁性ＧａＡ
ｓ基板、２はｎＪｉ、３ａ，３ｂはそれぞれソース，ド
レインｎ“層、４はゲート電極、４ａはそのパッド部、
５はソース電極、６はドレイン電極で、７はゲート及び
ドレイン間のｎ層表面にショットキ接触する電極である
。
スタを示す図であり、図において、１は半絶縁性ＧａＡ
ｓ基板、２はｎＪｉ、３ａ，３ｂはそれぞれソース，ド
レインｎ“層、４はゲート電極、４ａはそのパッド部、
５はソース電極、６はドレイン電極で、７はゲート及び
ドレイン間のｎ層表面にショットキ接触する電極である
。
また、第２図は第１図の斜視図である。図に示すように
、シコットキ電極７は外部回路と接続していないゴこめ
、ゲート電極４のバット部４ａのようなパッド部は不要
である。ショットキ電極７を外部回路と接続し、ゲート
電極４と同じような動作を行わせるものには既にデュア
ルゲートＦ Ｅ ’Ｉ’と呼ばれるものがあるが、本発
明の構造は外部回路と接続しない、いわゆるフローティ
ング状態のショットキ電極を有する点でデュアルゲート
構造とは異なるものである． 次に本発明の電界効果トランジスタの製造方法について
説明する． 第３図（ａ）〜（ｄ）はその主な製造工程の要部断面図
であり、図において第１図と同一符号は同一部分を示し
、８ａ，８ｂ，８ｃはフォトレジストパターンである。
、シコットキ電極７は外部回路と接続していないゴこめ
、ゲート電極４のバット部４ａのようなパッド部は不要
である。ショットキ電極７を外部回路と接続し、ゲート
電極４と同じような動作を行わせるものには既にデュア
ルゲートＦ Ｅ ’Ｉ’と呼ばれるものがあるが、本発
明の構造は外部回路と接続しない、いわゆるフローティ
ング状態のショットキ電極を有する点でデュアルゲート
構造とは異なるものである． 次に本発明の電界効果トランジスタの製造方法について
説明する． 第３図（ａ）〜（ｄ）はその主な製造工程の要部断面図
であり、図において第１図と同一符号は同一部分を示し
、８ａ，８ｂ，８ｃはフォトレジストパターンである。
まず、半絶縁性ＧａＡｓ基板１上にｎ型の導電性を示す
ｎ層２を形成する。所望の領域のみｎ層とするためには
公知のイオン注入技術やエビタキシャル成長技術、メサ
エッチング技術等が用いられる（同図（ａ））。次いで
、ｎ層２の表面にショットキ性の接合を形成するゲート
電極４とショットキ電極７を形成する（同図（ｂ））。
ｎ層２を形成する。所望の領域のみｎ層とするためには
公知のイオン注入技術やエビタキシャル成長技術、メサ
エッチング技術等が用いられる（同図（ａ））。次いで
、ｎ層２の表面にショットキ性の接合を形成するゲート
電極４とショットキ電極７を形成する（同図（ｂ））。
通常、この両電極は同一材料で形成できる。本実施例で
は後に高温処理プロセスを行うので、耐熱性ショットキ
電極材料として広く用いられている高融点材料、例えば
ＷＳｉ（タグステンシリサイド）を用いた。電極パター
ンはスパッタ及びＲＩＥ（リアクティブイオンエッチン
グ）により形成することができる。両ｔ極の長さ（図に
おける横幅）はともに等しく形成し、１μｍとした。次
いで、同図（Ｃ）の如く、フォトレジストパターン８ａ
〜８ｃを形成した後、イオン注入法によりＳｉイオンを
導入し、適当な熱処理を行って低抵抗のｎ゛層３ａ及び
３ｂを形成する。最後にソース及びドレイン電極５，６
を形成し、ＦＥＴの要部は完成する（同図（ｄ））。
は後に高温処理プロセスを行うので、耐熱性ショットキ
電極材料として広く用いられている高融点材料、例えば
ＷＳｉ（タグステンシリサイド）を用いた。電極パター
ンはスパッタ及びＲＩＥ（リアクティブイオンエッチン
グ）により形成することができる。両ｔ極の長さ（図に
おける横幅）はともに等しく形成し、１μｍとした。次
いで、同図（Ｃ）の如く、フォトレジストパターン８ａ
〜８ｃを形成した後、イオン注入法によりＳｉイオンを
導入し、適当な熱処理を行って低抵抗のｎ゛層３ａ及び
３ｂを形成する。最後にソース及びドレイン電極５，６
を形成し、ＦＥＴの要部は完成する（同図（ｄ））。
このような本実施例においては、ゲート電極４とドレイ
ン電極６との間にショットキ電極７を形成したため、該
電極７の直下にショットキ障壁による空乏層が発生し、
実効的にｎ［２中の１！流通路は基板１側に押しやられ
ることとなり、ゲート電極端及びドレイン電極端に集中
していた電界を分散でき、ゲート耐圧を向上できる． なお、以上に説明した上記第１の実施例では、ゲート電
極４とシジットキ電極７の長さ（第１図において各電極
の横手方向の長さを指す）は等しく形成しており、この
ような構成をとった場合、ショットキ電極７による空乏
層厚がｎ層２の厚さに対して大きな割合を占めると、ド
レイン・ソース間に流し得る電流値が小さくなり、用途
によっては電流値が要求値に満たず、所望の性能を得ら
れなくなる場合が考えられる。このように大きな電流が
必要な場合等に対応するために、ゲート電極４直下のｎ
ｊｌ濃度や厚さを変えずに、ショットキ電極７の下部に
流し得る電流を太き《した構造を以下に示す。
ン電極６との間にショットキ電極７を形成したため、該
電極７の直下にショットキ障壁による空乏層が発生し、
実効的にｎ［２中の１！流通路は基板１側に押しやられ
ることとなり、ゲート電極端及びドレイン電極端に集中
していた電界を分散でき、ゲート耐圧を向上できる． なお、以上に説明した上記第１の実施例では、ゲート電
極４とシジットキ電極７の長さ（第１図において各電極
の横手方向の長さを指す）は等しく形成しており、この
ような構成をとった場合、ショットキ電極７による空乏
層厚がｎ層２の厚さに対して大きな割合を占めると、ド
レイン・ソース間に流し得る電流値が小さくなり、用途
によっては電流値が要求値に満たず、所望の性能を得ら
れなくなる場合が考えられる。このように大きな電流が
必要な場合等に対応するために、ゲート電極４直下のｎ
ｊｌ濃度や厚さを変えずに、ショットキ電極７の下部に
流し得る電流を太き《した構造を以下に示す。
即ち、第４図は本発明の第２の実施例による電界効果ト
ランジスタを示し、ショットキ電極７の長さをゲート電
極４より短くしたことが特徴であり、その他は上記第１
の実施例と同様の構造を有している。ショットキ電極７
により発生する空乏層の厚さは上記第１の実施例の場合
と同等であるが、その幅は電極の長さの分だけ減少する
．この結果、電界集中の緩和効果によるゲート耐圧の低
下を招くことなく、ソース・ドレイン間に流し得る電流
を増すことができる。
ランジスタを示し、ショットキ電極７の長さをゲート電
極４より短くしたことが特徴であり、その他は上記第１
の実施例と同様の構造を有している。ショットキ電極７
により発生する空乏層の厚さは上記第１の実施例の場合
と同等であるが、その幅は電極の長さの分だけ減少する
．この結果、電界集中の緩和効果によるゲート耐圧の低
下を招くことなく、ソース・ドレイン間に流し得る電流
を増すことができる。
また、第５図は本発明の第３の実施例による電界効果ト
ランジスタを示しており、上記第１及び第２の実施例で
は、寄生抵抗の低減を目的としてｎ″層３ａ，３ｂをゲ
ート電極４に近接して形成したが、これは本実施例のよ
うにｎ″層を有しない構成のＦＥＴにも適用できる。こ
の場合には、ゲート形成後に高温処理を必要としないた
め、シヨ・ントキゲート電極７の材料としてはＷＳｉ等
の高融点材料を使用する必要はなく、Ａｕや八２などの
低融点材料を含む構成とすることが可能である。
ランジスタを示しており、上記第１及び第２の実施例で
は、寄生抵抗の低減を目的としてｎ″層３ａ，３ｂをゲ
ート電極４に近接して形成したが、これは本実施例のよ
うにｎ″層を有しない構成のＦＥＴにも適用できる。こ
の場合には、ゲート形成後に高温処理を必要としないた
め、シヨ・ントキゲート電極７の材料としてはＷＳｉ等
の高融点材料を使用する必要はなく、Ａｕや八２などの
低融点材料を含む構成とすることが可能である。
（発明の効果〕
以上のよう６ご、この発明によればゲート電極とドレイ
ン電極の間にフローティングのショットキ電極を形成し
たので、ＦＥＴのゲート耐圧を向上させることができ、
かつ、その効果は素子の表面状態に左右されにくいため
、高出力用の電界効果トランジスタを安定に製造できる
効果がある。
ン電極の間にフローティングのショットキ電極を形成し
たので、ＦＥＴのゲート耐圧を向上させることができ、
かつ、その効果は素子の表面状態に左右されにくいため
、高出力用の電界効果トランジスタを安定に製造できる
効果がある。
第１図はこの発明の第１の実施例による電界効果トラン
ジスタを示す要部断面図、第２図は第１図の電界効果ト
ランジスタの斜視図、第３図（ａ）〜（ｄ）は第１図の
電界効果トランジスタの主な製造プロセスを示す要部断
面図、第４図は本発明の第２の実施例による電界効果ト
ランジスタを示す要部断面図、第５図は本発明の第３の
実施例による電界効果トランジスタを示す要部断面図、
第６図は従来の電界効果トランジスタを示す要部断面図
である。 図において、１は半絶縁性ＧａＡｓ基板、２はｎ型導電
層、３ａ，３ｂはｎ″層、４はゲート電極、４ａはゲー
ト電極のパッド部、５はソース電極、６はドレイン電極
、７はショットギ電極、８ａ，８ｂ，８ｃはフォトレジ
ストパターンである。 なお図中同一符号は同一又は相当部分を示す。
ジスタを示す要部断面図、第２図は第１図の電界効果ト
ランジスタの斜視図、第３図（ａ）〜（ｄ）は第１図の
電界効果トランジスタの主な製造プロセスを示す要部断
面図、第４図は本発明の第２の実施例による電界効果ト
ランジスタを示す要部断面図、第５図は本発明の第３の
実施例による電界効果トランジスタを示す要部断面図、
第６図は従来の電界効果トランジスタを示す要部断面図
である。 図において、１は半絶縁性ＧａＡｓ基板、２はｎ型導電
層、３ａ，３ｂはｎ″層、４はゲート電極、４ａはゲー
ト電極のパッド部、５はソース電極、６はドレイン電極
、７はショットギ電極、８ａ，８ｂ，８ｃはフォトレジ
ストパターンである。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- （１）半導体表面上に金属ゲート電極をショットキ接合
し、かつ該ゲート電極を挟んでソース電極とドレイン電
極とを配置してなる高出力用の電界効果トランジスタに
おいて、 上記ゲート電極とドレイン電極との間の上記半導体表面
に外部と電気的に接続されないショットキ電極を接合し
てなることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5876889A JP2507030B2 (ja) | 1989-03-10 | 1989-03-10 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5876889A JP2507030B2 (ja) | 1989-03-10 | 1989-03-10 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237123A true JPH02237123A (ja) | 1990-09-19 |
| JP2507030B2 JP2507030B2 (ja) | 1996-06-12 |
Family
ID=13093728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5876889A Expired - Lifetime JP2507030B2 (ja) | 1989-03-10 | 1989-03-10 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507030B2 (ja) |
-
1989
- 1989-03-10 JP JP5876889A patent/JP2507030B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2507030B2 (ja) | 1996-06-12 |
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