JPH02237158A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02237158A JPH02237158A JP1058335A JP5833589A JPH02237158A JP H02237158 A JPH02237158 A JP H02237158A JP 1058335 A JP1058335 A JP 1058335A JP 5833589 A JP5833589 A JP 5833589A JP H02237158 A JPH02237158 A JP H02237158A
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- oxide film
- trench
- semiconductor substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明の半導体装置とその製造方法は、高集積可能な溝
埋め込み方式による素子分離を用いたＮ１ｏＳトランジ
スタおよびその製造方法に関する。
埋め込み方式による素子分離を用いたＮ１ｏＳトランジ
スタおよびその製造方法に関する。
従来の技術
近年、半導体装置においては高集積化のためその素子の
微細化の傾向が高まっている。また、素子分離において
もその微細化が求められ、溝埋め込み方式による素子分
離を用いた半導体装置の開発が必要である。
微細化の傾向が高まっている。また、素子分離において
もその微細化が求められ、溝埋め込み方式による素子分
離を用いた半導体装置の開発が必要である。
従来の溝埋め込み方式による素子分離を用いた半導体装
置を第５図および第６図を用いて説明する。
置を第５図および第６図を用いて説明する。
第５図は、ＮチャンネルＭＯＳ｝ランジスタの断面図で
あり、同（ａ）は第４図に示すｘ−ｘ’方向の断面図で
あり、同（ｂ）はＹ−Ｙ’方向の断面図である。第５図
ではＰ型基板Ｌ上の素子分離領域に溝を形成し、溝底面
にボロン（Ｂ）をイオン注入してチャンネルストップ用
のｐ領域θを形成する。次に、ＬＰ−ＣＶＤ酸化膜２を
堆積して溝を埋めた後エッチバック等により平坦化する
。
あり、同（ａ）は第４図に示すｘ−ｘ’方向の断面図で
あり、同（ｂ）はＹ−Ｙ’方向の断面図である。第５図
ではＰ型基板Ｌ上の素子分離領域に溝を形成し、溝底面
にボロン（Ｂ）をイオン注入してチャンネルストップ用
のｐ領域θを形成する。次に、ＬＰ−ＣＶＤ酸化膜２を
堆積して溝を埋めた後エッチバック等により平坦化する
。
以下は周知のＭＯＳ｝ランジスターと同様にトランジス
タのしきい値電圧制御のためのｐ一領域４を形成し、ゲ
ート酸化膜５およびゲート電極６を形成し、トランジス
タのショートチャンネル効果を防止するためにｎ一領域
８′を形成し、さらにサイドウォールとなるＣＶＤ酸化
膜７を形成し、ソース・ドレインとなるｎ◆領域８を形
成するというものである。
タのしきい値電圧制御のためのｐ一領域４を形成し、ゲ
ート酸化膜５およびゲート電極６を形成し、トランジス
タのショートチャンネル効果を防止するためにｎ一領域
８′を形成し、さらにサイドウォールとなるＣＶＤ酸化
膜７を形成し、ソース・ドレインとなるｎ◆領域８を形
成するというものである。
第６図も、ＮチャンネルＭＯＳトランジスタの断面図で
あり、同（ａ）は第４図に示すｘ−ｘ’方向の断面図で
あり、同（ｂ）はＹ−Ｙ’方向の断面図である。第６図
ではＰ型基板１上の素子分離領域に溝を形成し、溝底面
および溝側面にボロン（Ｂ）をイオン注入してチャンネ
ルストップ用のｐ領域９′を形成する。次に、ＬＰ−Ｃ
ＶＤ酸化膜２を堆積して溝を埋めた後エッチバック等に
より平坦化する。以下は周知のＭＯＳ｝ランジスターと
同様にトランジスタのしきい値電圧制御のためのｐ一領
域４を形成し、ゲート酸化膜５およびゲート電極６を形
成し、トランジスタのショートチャンネル効果を防止す
るためにｎ一領域８′およびソース・ドレインとなるｎ
◆領域８を形成するというものである。
あり、同（ａ）は第４図に示すｘ−ｘ’方向の断面図で
あり、同（ｂ）はＹ−Ｙ’方向の断面図である。第６図
ではＰ型基板１上の素子分離領域に溝を形成し、溝底面
および溝側面にボロン（Ｂ）をイオン注入してチャンネ
ルストップ用のｐ領域９′を形成する。次に、ＬＰ−Ｃ
ＶＤ酸化膜２を堆積して溝を埋めた後エッチバック等に
より平坦化する。以下は周知のＭＯＳ｝ランジスターと
同様にトランジスタのしきい値電圧制御のためのｐ一領
域４を形成し、ゲート酸化膜５およびゲート電極６を形
成し、トランジスタのショートチャンネル効果を防止す
るためにｎ一領域８′およびソース・ドレインとなるｎ
◆領域８を形成するというものである。
発明が解決しようとする課題
しかし、前述の従来の半導体装置では以下に記すような
課題が残されている。
課題が残されている。
■ 第５図に示した半導体装置ではゲート幅Ｗ（第４図
のＹ−Ｙ’方向の活性領域幅）がおよそ３μｍ以下にな
ると、ゲート電圧を印加した時に溝の肩口付近にドレイ
ン電流が流れやすい寄生ＭＯＳ｝ランジスタができる。
のＹ−Ｙ’方向の活性領域幅）がおよそ３μｍ以下にな
ると、ゲート電圧を印加した時に溝の肩口付近にドレイ
ン電流が流れやすい寄生ＭＯＳ｝ランジスタができる。
この寄生ＭＯＳ｝ランジスタは通常のトランジスタより
もしきい値電圧が低く本来のトランジスタ特性に影響を
与える。
もしきい値電圧が低く本来のトランジスタ特性に影響を
与える。
例えば、ゲート幅Ｗが３〜２μｍでは通常のＭＯＳトラ
ンジスタと寄生ＭＯＳ｝ランジスタが並列につながった
ようになり、ゲート印加電圧に対するドレイン電流にハ
ンプ現象がみられる。また、２μｍ以下では寄生ＭＯＳ
｝ランジスタが支配的になり、見かけ上のしきい値電圧
が下がる。よって、ゲート幅の異なるＭＯＳ｝ランジス
タを同時に作成する場合しきい値電圧を一定にすること
は非常に困難である。さらに、前述の寄生ＭＯＳ｝ラン
ジスタは溝肩口の形状によってもその特性が左右される
のでしきい値電圧を安定にすることは非常に困難である
。
ンジスタと寄生ＭＯＳ｝ランジスタが並列につながった
ようになり、ゲート印加電圧に対するドレイン電流にハ
ンプ現象がみられる。また、２μｍ以下では寄生ＭＯＳ
｝ランジスタが支配的になり、見かけ上のしきい値電圧
が下がる。よって、ゲート幅の異なるＭＯＳ｝ランジス
タを同時に作成する場合しきい値電圧を一定にすること
は非常に困難である。さらに、前述の寄生ＭＯＳ｝ラン
ジスタは溝肩口の形状によってもその特性が左右される
のでしきい値電圧を安定にすることは非常に困難である
。
■ 前述の課題■で述べた課題を解決するために第６図
に示した半導体装置では、第５図のチャ冫ネルストップ
用のｐ領域９の代わりに溝底面および溝側面にｐ領域９
゛を形成し溝の肩口付近にもｐ領域９′を形成して肩口
付近のしきい値電圧上げることで寄生ＭＯＳ｝ランジス
タの影響を抑えることができるけれども、ソース拳ドレ
イン領域を形成するｎ１領域８とｐ領域９゛が高濃度で
接するためにｎ４領域８と溝側壁のｐ領域９′の濃度が
高くなるにつれてＰＮ接合部の逆方向リーク電流が増加
し、耐圧が低下する。つまり、ソース（またはドレイン
）に電圧を印加した際にｎ・領域８からｐ領域９′へ電
流が流れ、ｐ領域９′からＰ型基板へと、電流が流れる
ことになる。また、ｎ・領域８の濃度を低下させると．
ｎ◆領域８の抵抗が増加し素子の特性が劣化する他、後
に形成する配線とのコンタクト性が劣化する。さらに、
ｐ領域９′の濃度を低下させると寄生ＭＯＳ｝ランジス
タの発生を抑制することができないため、リーク電流を
減少させることは困難である。
に示した半導体装置では、第５図のチャ冫ネルストップ
用のｐ領域９の代わりに溝底面および溝側面にｐ領域９
゛を形成し溝の肩口付近にもｐ領域９′を形成して肩口
付近のしきい値電圧上げることで寄生ＭＯＳ｝ランジス
タの影響を抑えることができるけれども、ソース拳ドレ
イン領域を形成するｎ１領域８とｐ領域９゛が高濃度で
接するためにｎ４領域８と溝側壁のｐ領域９′の濃度が
高くなるにつれてＰＮ接合部の逆方向リーク電流が増加
し、耐圧が低下する。つまり、ソース（またはドレイン
）に電圧を印加した際にｎ・領域８からｐ領域９′へ電
流が流れ、ｐ領域９′からＰ型基板へと、電流が流れる
ことになる。また、ｎ・領域８の濃度を低下させると．
ｎ◆領域８の抵抗が増加し素子の特性が劣化する他、後
に形成する配線とのコンタクト性が劣化する。さらに、
ｐ領域９′の濃度を低下させると寄生ＭＯＳ｝ランジス
タの発生を抑制することができないため、リーク電流を
減少させることは困難である。
課題を解決するための手段
前記課題を解決するために、本発明は半導体基板におい
て少なくとも、素子分離領域の溝を絶縁物で埋め込み絶
縁分離する構造を形成し、前記素子分離領域の溝側壁上
部に前記半導体基板と同型の不純物拡散層を脊し、前記
素子分離領域の溝側壁下部には前記不純物拡散層を有さ
ないあるいは低濃度不純物層がある構造を有し、周知の
ＭＯＳトランジスタと同様のソース・ドレイン領域不純
物拡散層とゲート酸化膜およびゲート電極などを存する
構造にし、寄生ＭＯＳ｝ランジ，スタの発生を抑制しか
つＰＮ接合部の逆方向リーク電流を低減し耐圧を向上さ
せる。
て少なくとも、素子分離領域の溝を絶縁物で埋め込み絶
縁分離する構造を形成し、前記素子分離領域の溝側壁上
部に前記半導体基板と同型の不純物拡散層を脊し、前記
素子分離領域の溝側壁下部には前記不純物拡散層を有さ
ないあるいは低濃度不純物層がある構造を有し、周知の
ＭＯＳトランジスタと同様のソース・ドレイン領域不純
物拡散層とゲート酸化膜およびゲート電極などを存する
構造にし、寄生ＭＯＳ｝ランジ，スタの発生を抑制しか
つＰＮ接合部の逆方向リーク電流を低減し耐圧を向上さ
せる。
作用
本発明では、素子分離領域の溝側壁上部に前記半導体基
板と同型の不純物拡散層を形成し溝側壁下部には前記不
純物拡散層を有さないあるいは低濃度である構造にする
ことで溝肩口でのしきい値電圧を高くし寄生ＭＯＳ｝ラ
ンジスタの発生を抑制する。この時溝側壁下部は不純物
拡散層を形成しないあるいは形成しても低濃度にするこ
とでソース中ドレイン領域不純物拡散層の高濃度領域と
接するところでは濃度が低くなっているためＰＮ接合部
のリークや耐圧の劣化を防止できる。
板と同型の不純物拡散層を形成し溝側壁下部には前記不
純物拡散層を有さないあるいは低濃度である構造にする
ことで溝肩口でのしきい値電圧を高くし寄生ＭＯＳ｝ラ
ンジスタの発生を抑制する。この時溝側壁下部は不純物
拡散層を形成しないあるいは形成しても低濃度にするこ
とでソース中ドレイン領域不純物拡散層の高濃度領域と
接するところでは濃度が低くなっているためＰＮ接合部
のリークや耐圧の劣化を防止できる。
実施例
以下に、本発明の半導体装置およびその製造方法を図面
に基すいて説明する。
に基すいて説明する。
（第１実施例）
第１図は、第１の発明の半導体装置の第１実施例を説明
するための断面図であり、ＮチャンネルＭＯＳ｝ランジ
スタについて説明する。同（ａ）は第４図に示すｘ−ｘ
’方向の断面図であり、同（ｂ）はＹ−Ｙ’方向の断面
図である。第１図ではＰ型基板１上の素子分離領域に溝
を形成し、溝底面にボロン（Ｂ）をイオン注入してチャ
ンネルストップ用のｐ領域９を形成する。次に、ＬＰ−
ＣＶＤ酸化膜２を堆積して溝を埋めた後エッチバック等
により平坦化する。次に、溝肩口のしきい値電圧を上げ
るためにボロン（Ｂ）を溝側壁上部にイオン注入しｐ領
域３を形成する。以下は周知のＭＯＳ｝ランジスターと
同様にトランジスタのしきい値電圧制御のためのｐ一領
域４を形成し、ゲート酸化膜５およびゲート電極６を形
成し、トランジスタのシロートチャンネル効果を防止す
るためにｎ一領域８′およびサイドウォールとなるＣＶ
Ｄ酸化膜７とソース・ドレインとなるｎ◆領域８を形成
したものである。
するための断面図であり、ＮチャンネルＭＯＳ｝ランジ
スタについて説明する。同（ａ）は第４図に示すｘ−ｘ
’方向の断面図であり、同（ｂ）はＹ−Ｙ’方向の断面
図である。第１図ではＰ型基板１上の素子分離領域に溝
を形成し、溝底面にボロン（Ｂ）をイオン注入してチャ
ンネルストップ用のｐ領域９を形成する。次に、ＬＰ−
ＣＶＤ酸化膜２を堆積して溝を埋めた後エッチバック等
により平坦化する。次に、溝肩口のしきい値電圧を上げ
るためにボロン（Ｂ）を溝側壁上部にイオン注入しｐ領
域３を形成する。以下は周知のＭＯＳ｝ランジスターと
同様にトランジスタのしきい値電圧制御のためのｐ一領
域４を形成し、ゲート酸化膜５およびゲート電極６を形
成し、トランジスタのシロートチャンネル効果を防止す
るためにｎ一領域８′およびサイドウォールとなるＣＶ
Ｄ酸化膜７とソース・ドレインとなるｎ◆領域８を形成
したものである。
（第２実施例）
第２図は、第１の発明の半導体装置の第２実施例を説明
するための断面図であり、第１実施例とほぼ同様であり
、同（ａ）は第４図に示すＸ−Ｘ′方向の断面図であり
、同（ｂ）はＹ−Ｙ’方向の断面図である。
するための断面図であり、第１実施例とほぼ同様であり
、同（ａ）は第４図に示すＸ−Ｘ′方向の断面図であり
、同（ｂ）はＹ−Ｙ’方向の断面図である。
第２図ではＰ型基板１上の素子分離領域に溝を形成し、
溝底面にボロン（Ｂ）をイオン注入してチャンネルスト
ップ用のｐ領域９を形成する。次に、溝内を酸化して酸
化膜２′を形成した後ｐｏ ｉｙＳｉ２０を堆積して溝
を埋める。その後エッチバック等により平坦化して溝上
部に酸化ＰＩＸ２”を形成する。次に、溝肩口のしきい
値電圧を上げるためにボロン（Ｂ）を溝側壁上部にイオ
ン注入しｐ領域３を形成する。以下は周知のＭＯＳトラ
ンジスターと同様にトランジスタのし．きい値電圧制御
のためのｐ一領域４を形成し、ゲート酸化膜５およびゲ
ート電極６を形成し、トランジスタのショートチャンネ
ル効果を防止するためにｎ一領域８”およびＣＶＤ酸化
膜７とソース嗜ドレインとなるｎ１領域８を形成したも
のである。
溝底面にボロン（Ｂ）をイオン注入してチャンネルスト
ップ用のｐ領域９を形成する。次に、溝内を酸化して酸
化膜２′を形成した後ｐｏ ｉｙＳｉ２０を堆積して溝
を埋める。その後エッチバック等により平坦化して溝上
部に酸化ＰＩＸ２”を形成する。次に、溝肩口のしきい
値電圧を上げるためにボロン（Ｂ）を溝側壁上部にイオ
ン注入しｐ領域３を形成する。以下は周知のＭＯＳトラ
ンジスターと同様にトランジスタのし．きい値電圧制御
のためのｐ一領域４を形成し、ゲート酸化膜５およびゲ
ート電極６を形成し、トランジスタのショートチャンネ
ル効果を防止するためにｎ一領域８”およびＣＶＤ酸化
膜７とソース嗜ドレインとなるｎ１領域８を形成したも
のである。
（第３実施例）
第３図は、第２の発明の半導体装置の製造方法の第３実
施例を説明するための工程断面図であり、Ｎチャンネル
ＭＯＳ｝ランジスタについて説明する。第３図（ａ）〜
（ｆ）は第４図に示すＹ−Ｙ゛方向の断面図であり、同
（ｇ）〜（ｈ）はＸ−Ｘ′方向の断面図である。
施例を説明するための工程断面図であり、Ｎチャンネル
ＭＯＳ｝ランジスタについて説明する。第３図（ａ）〜
（ｆ）は第４図に示すＹ−Ｙ゛方向の断面図であり、同
（ｇ）〜（ｈ）はＸ−Ｘ′方向の断面図である。
Ｐ型（１００）シリコン（Ｓｉ）基板１を酸化して下地
となる酸化！（５０ｎｍ）１０形成し、エッチングスト
ッパーとなる薄膜としてのポリシリコン（ｐｏ １ ｙ
Ｓ ｉ）ＩＫ （３００ｎｍ）１ １を形成し、Ｓｉエ
ッチング時のエッチングマスクとなるＣＶＤ酸化膜１２
（８００ｎｍ）を形成し、ホトリソグラフィー技術によ
り活性領域上にレジスト（１μｍ）１３を形成する。
（第３図ａ）次に、レジスト１３をエッチングマスクと
してＣＶＤ酸化膜１２とｐｏｌ）’Ｓｔ膜１１と酸化膜
１０をドライエッチングにより異方性エッチングし、レ
ジスト１３を除去し、ＣＶＤ酸化膜１２をエッチングマ
スクとしてＰ型基板１をドライエッチングにより異方性
エッチングし．て素子分離領域に溝１００（深さ８００
ｎｍ）を形成し、全面にＣＶＤ酸化膜１４を形成し、Ｃ
ＶＤ酸，化膜１４をドライエッチングにより異方性エッ
チングして溝側壁にＣＶＤ酸化膜１４を残し、ＣＶＤ酸
化膜１２とＣＶＤ酸化膜１４をイオン注入マスクとして
ボロン（Ｂ）を注入してチャンネルストップ用のｐ領域
３を形成する。 （第３図ｂ） 次に、ＣＶＤ酸化膜１２とＣＶＤ酸化膜１４をウエット
エッチングなどにより除去する。この時酸化膜１０はＣ
ＶＤ酸化膜１４に覆われているためにＣＶＤ酸化膜１４
がエッチングされてしまわないとエッチングされないの
でほとんどサイドエッチングが入らない。 （第３図Ｃ
） 次に、全面にＣＶＤ酸化膜（１μｍ）２を堆積して溝を
埋め込んだ後エッチバックにより平坦化して溝内にＣＶ
Ｄ酸化膜２を残す。エッチバックの際ｐｏｌｙｓｉ膜１
１がエッチングストッパーとなるのでＩ）ｏｌＹｓｉ膜
１１が完全に露出するように約１５０ｎｍ程度のオーバ
ーエッチングをする。（第３図ｄ） 次に、イオン注入深さが約３００ｎｍであるようにＢを
イオン注入すれば活性領域上はｐｏ ｌｙＳ ｉ［１
１がイオン注入マスクとなり注入されないが、溝肩口は
３００ｎｍよりも薄いためＢが注入されてｐ領域３が形
成される。（第８図ｅ）次に、ｐｏｌｙｓｌ膜１１を選
択除去した後酸化膜１０を除去し、しきい値電圧制御用
にＢをイオン注入してｐ一領域４を形成し、ゲート酸化
膜５およびゲート電極６を形成する。 （第３図ｆおよ
びｇ） 次に、ゲート電極６をイオン注入マスクとしてリン（Ｐ
）をイオン注入してｎ一領域を形成し、全面にＣＶＤ酸
化膜７を形成し、ＣＶＤ酸化膜７をドライエッチングに
より異方性エッチングしてゲート電極６側壁にＣＶＤ酸
化膜７を残し、ソース・ドレイン領域にヒ素（Ａｓ）を
イオン注入してｎ４領域８を形成する。この時ｎ◆領域
８はｐ領域３のピーク深さよりも深く形成すればｐ領域
３は溝肩口よりイオン注入により形成されているためＰ
Ｎ接合面でのＢ濃度が低くリーク電流の発生や耐圧の低
下を招かない。 （第３図ｈ）以上の工程により前記第
１実施例で示した半導体装置を製造することができる。
となる酸化！（５０ｎｍ）１０形成し、エッチングスト
ッパーとなる薄膜としてのポリシリコン（ｐｏ １ ｙ
Ｓ ｉ）ＩＫ （３００ｎｍ）１ １を形成し、Ｓｉエ
ッチング時のエッチングマスクとなるＣＶＤ酸化膜１２
（８００ｎｍ）を形成し、ホトリソグラフィー技術によ
り活性領域上にレジスト（１μｍ）１３を形成する。
（第３図ａ）次に、レジスト１３をエッチングマスクと
してＣＶＤ酸化膜１２とｐｏｌ）’Ｓｔ膜１１と酸化膜
１０をドライエッチングにより異方性エッチングし、レ
ジスト１３を除去し、ＣＶＤ酸化膜１２をエッチングマ
スクとしてＰ型基板１をドライエッチングにより異方性
エッチングし．て素子分離領域に溝１００（深さ８００
ｎｍ）を形成し、全面にＣＶＤ酸化膜１４を形成し、Ｃ
ＶＤ酸，化膜１４をドライエッチングにより異方性エッ
チングして溝側壁にＣＶＤ酸化膜１４を残し、ＣＶＤ酸
化膜１２とＣＶＤ酸化膜１４をイオン注入マスクとして
ボロン（Ｂ）を注入してチャンネルストップ用のｐ領域
３を形成する。 （第３図ｂ） 次に、ＣＶＤ酸化膜１２とＣＶＤ酸化膜１４をウエット
エッチングなどにより除去する。この時酸化膜１０はＣ
ＶＤ酸化膜１４に覆われているためにＣＶＤ酸化膜１４
がエッチングされてしまわないとエッチングされないの
でほとんどサイドエッチングが入らない。 （第３図Ｃ
） 次に、全面にＣＶＤ酸化膜（１μｍ）２を堆積して溝を
埋め込んだ後エッチバックにより平坦化して溝内にＣＶ
Ｄ酸化膜２を残す。エッチバックの際ｐｏｌｙｓｉ膜１
１がエッチングストッパーとなるのでＩ）ｏｌＹｓｉ膜
１１が完全に露出するように約１５０ｎｍ程度のオーバ
ーエッチングをする。（第３図ｄ） 次に、イオン注入深さが約３００ｎｍであるようにＢを
イオン注入すれば活性領域上はｐｏ ｌｙＳ ｉ［１
１がイオン注入マスクとなり注入されないが、溝肩口は
３００ｎｍよりも薄いためＢが注入されてｐ領域３が形
成される。（第８図ｅ）次に、ｐｏｌｙｓｌ膜１１を選
択除去した後酸化膜１０を除去し、しきい値電圧制御用
にＢをイオン注入してｐ一領域４を形成し、ゲート酸化
膜５およびゲート電極６を形成する。 （第３図ｆおよ
びｇ） 次に、ゲート電極６をイオン注入マスクとしてリン（Ｐ
）をイオン注入してｎ一領域を形成し、全面にＣＶＤ酸
化膜７を形成し、ＣＶＤ酸化膜７をドライエッチングに
より異方性エッチングしてゲート電極６側壁にＣＶＤ酸
化膜７を残し、ソース・ドレイン領域にヒ素（Ａｓ）を
イオン注入してｎ４領域８を形成する。この時ｎ◆領域
８はｐ領域３のピーク深さよりも深く形成すればｐ領域
３は溝肩口よりイオン注入により形成されているためＰ
Ｎ接合面でのＢ濃度が低くリーク電流の発生や耐圧の低
下を招かない。 （第３図ｈ）以上の工程により前記第
１実施例で示した半導体装置を製造することができる。
第１実施例から第３実施例においてはＮチャンネルＭＯ
Ｓ｝ランジスタについて説明したが、ＰチャンネルＭＯ
Ｓ｝ランジスタの場合でも同じである。また、第３実施
例ではＣＶＤ酸化膜１２をエッチングマスクとしてＰ型
基板の溝形成を行うように記述したが、これはＣＶＤ酸
化膜１２を形成せずにレジスト１３をエッチングマスク
としてＰ型基板の溝形成を行ってもよい。また、チャン
ネルストップ用のｐ領域９形成前にＣＶＤ酸化膜１４の
サイドウォールを形成したが、これはＣＶＤ酸化膜１２
をＰＳＧ （リンドーブドガラス）膜とし後に選択除去
を行うかあるいはＣＶＤ酸化膜１２を形成しなければＣ
ＶＤ酸化膜１４は形成しなくてもよく、ｐ領域９形成の
形成は０゜のイオン注入によって行ってもよい。また、
エッチングストッパーとしてｐｏｌｙｓｉ膜１１を用い
て説明したが、これは溝埋め込み後のエッチバック等の
ストッパーになり、ｐ領域３形成の際のイオン注入マス
クになればよく、シリコン窒化膜（８１ｓ Ｎ ４）や
アルミ（ＡＩ）等を用いることもできる。
Ｓ｝ランジスタについて説明したが、ＰチャンネルＭＯ
Ｓ｝ランジスタの場合でも同じである。また、第３実施
例ではＣＶＤ酸化膜１２をエッチングマスクとしてＰ型
基板の溝形成を行うように記述したが、これはＣＶＤ酸
化膜１２を形成せずにレジスト１３をエッチングマスク
としてＰ型基板の溝形成を行ってもよい。また、チャン
ネルストップ用のｐ領域９形成前にＣＶＤ酸化膜１４の
サイドウォールを形成したが、これはＣＶＤ酸化膜１２
をＰＳＧ （リンドーブドガラス）膜とし後に選択除去
を行うかあるいはＣＶＤ酸化膜１２を形成しなければＣ
ＶＤ酸化膜１４は形成しなくてもよく、ｐ領域９形成の
形成は０゜のイオン注入によって行ってもよい。また、
エッチングストッパーとしてｐｏｌｙｓｉ膜１１を用い
て説明したが、これは溝埋め込み後のエッチバック等の
ストッパーになり、ｐ領域３形成の際のイオン注入マス
クになればよく、シリコン窒化膜（８１ｓ Ｎ ４）や
アルミ（ＡＩ）等を用いることもできる。
発明の効果
以上述べてきたように本発明の半導体装置およびその製
造方法によれば以下のような効果が得られる。
造方法によれば以下のような効果が得られる。
■ 溝肩口に半導体基板と同型の高濃度不純物拡散層を
設けることで肩口のしきい値電圧が高くなり、ゲート幅
Ｗが３μｍ以下でも寄生ＭＯＳ｝ランジスタの影響を抑
えることができ、異なるゲート幅のＭＯＳ｝ランジスタ
においてもしきい値電圧を一定に作成することができ、
特性の安定かが図られる。
設けることで肩口のしきい値電圧が高くなり、ゲート幅
Ｗが３μｍ以下でも寄生ＭＯＳ｝ランジスタの影響を抑
えることができ、異なるゲート幅のＭＯＳ｝ランジスタ
においてもしきい値電圧を一定に作成することができ、
特性の安定かが図られる。
■ また、■の半導体基板と同型の高濃度不純物居は溝
肩口のみにあり溝側壁にはないためソース・ドレイン領
域を形成するための異型の高濃度不純物拡散層を形成し
ても高濃度で接しないためＰＮ接合部の逆方向リーク電
流を低減でき素子特性を向上することができる。
肩口のみにあり溝側壁にはないためソース・ドレイン領
域を形成するための異型の高濃度不純物拡散層を形成し
ても高濃度で接しないためＰＮ接合部の逆方向リーク電
流を低減でき素子特性を向上することができる。
第１図は第１の発明の半導体装置の．第１実施例を説明
するための断面図、第２図は第１の発明の半導体装置の
第２実施例を説明するための断面図、第３図は第２の発
明の半導体装置の製造方法の第３実施例を説明するため
の工程断面図、第４図は断面の方向を説明するための上
面図、第５図，第６図は軸従来例の半導体装置を説明す
るための断面図である。 １・・・・・・Ｐ型基板、２・・・・・・ＣＶＤ酸化膜
、３・・・・・・ｐ領域、４・・・・・・ｐ一領域、５
・・・・・・ゲート酸化膜、６・・・・・・ゲート電極
、７・・・・・・ＣＶＤ酸化膜、８・・・・・・ｎ″″
領域、９・・・・・・ｐ領域、１０・・・・・・酸化膜
、１１・・・・・・１）ｏｌｙｓｉ膜、 １２・・・・・・ＣＶＤ酸化膜、 ３・・・・・・レジスト。
するための断面図、第２図は第１の発明の半導体装置の
第２実施例を説明するための断面図、第３図は第２の発
明の半導体装置の製造方法の第３実施例を説明するため
の工程断面図、第４図は断面の方向を説明するための上
面図、第５図，第６図は軸従来例の半導体装置を説明す
るための断面図である。 １・・・・・・Ｐ型基板、２・・・・・・ＣＶＤ酸化膜
、３・・・・・・ｐ領域、４・・・・・・ｐ一領域、５
・・・・・・ゲート酸化膜、６・・・・・・ゲート電極
、７・・・・・・ＣＶＤ酸化膜、８・・・・・・ｎ″″
領域、９・・・・・・ｐ領域、１０・・・・・・酸化膜
、１１・・・・・・１）ｏｌｙｓｉ膜、 １２・・・・・・ＣＶＤ酸化膜、 ３・・・・・・レジスト。
Claims (2)
- （１）半導体基板において少なくとも、素子分離領域の
溝を絶縁物で埋め込み絶縁分離構造を形成し、前記素子
分離領域の溝側壁上部に前記半導体基板と同型の不純物
拡散層を有し、前記素子分離領域の溝側壁下部には不純
物拡散層を有さないかあるいは低濃度不純物層を有する
構造を備え、ＭＯＳトランジスタのソース・ドレイン領
域不純物拡散層とゲート酸化膜およびゲート電極を形成
してなる半導体装置。 - （２）半導体基板の一主面において、少なくとも、活性
領域となる領域上に酸化膜とエッチングストッパーとな
る薄膜を形成し素子分離領域となる領域の前記半導体基
板に溝を形成する工程と、前記溝底面に前記半導体基板
と同型の第１の不純物拡散層を形成する工程と、前記溝
を絶縁物などで埋め込み素子分離領域を形成する工程と
、前記エッチングストッパーとなる薄膜を用いてエッチ
バックなどにより平坦化しする工程と、前記活性領域上
のエッチングストッパーとなる薄膜を注入マスクとして
前記半導体基板と同型の不純物イオン注入を行い溝側壁
上部に前記半導体基板と同型の不純物拡散層形成する工
程と、前記活性領域上のエッチングストッパーとなる薄
膜および前記酸化膜を除去する工程と、ＭＯＳトランジ
スタのゲート酸化膜、ゲート電極、ソース・ドレイン領
域不純物拡散層を形成する工程とを備えて成る半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058335A JP2553694B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058335A JP2553694B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237158A true JPH02237158A (ja) | 1990-09-19 |
| JP2553694B2 JP2553694B2 (ja) | 1996-11-13 |
Family
ID=13081448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058335A Expired - Fee Related JP2553694B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553694B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846648A (ja) * | 1981-09-14 | 1983-03-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5893249A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61270862A (ja) * | 1985-05-24 | 1986-12-01 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1989
- 1989-03-10 JP JP1058335A patent/JP2553694B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846648A (ja) * | 1981-09-14 | 1983-03-18 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5893249A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61270862A (ja) * | 1985-05-24 | 1986-12-01 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2553694B2 (ja) | 1996-11-13 |
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