JPS5893249A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5893249A JPS5893249A JP56190640A JP19064081A JPS5893249A JP S5893249 A JPS5893249 A JP S5893249A JP 56190640 A JP56190640 A JP 56190640A JP 19064081 A JP19064081 A JP 19064081A JP S5893249 A JPS5893249 A JP S5893249A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
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- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
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- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
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- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の偽ずる技術分野
本発明ｔ＊．−＋４体装１ａの製造方法に関する。
従来技術とその問題点
半導体としてシリコンを用いた半導体装置、特｛二ＭＯ
Ｓ型半導体装置《−おいては寄生チャネノレ｛＝よる絶
縁不良をなくし、かつ寄生容量を小さくするために素子
間のいわゆるフィールド領域（二厚い絶縁膜を形成する
事が行われている。
Ｓ型半導体装置《−おいては寄生チャネノレ｛＝よる絶
縁不良をなくし、かつ寄生容量を小さくするために素子
間のいわゆるフィールド領域（二厚い絶縁膜を形成する
事が行われている。
従来このような素子間分離法としては選択酸化法が良く
知られている。これは素子形成領域を耐酸化性マスク代
表的｛＝はシリコン窒化膜で覆い、高混酸化を行ってフ
ィールド領域に選択的（＝厚い酸化膜を形成するもので
ある。しかしこのような選択酸化法（＝おいては上記高
温酸化中、シリコン窒化膜の端部からフィールド酸化膜
が鳥のくちばし（バーズビーク）状｛二食い込み、これ
が素子形成領域の寸法誤差の原因となり−．また集積回
路の高集積化の妨げとなる。またこのような従来選択酸
化法においては、フィールド酸化膜を形成後フィールド
領域と素子形成領域（＝フィールド酸化膜厚（約ｏ．７
〜１．０μｍ）の約半分程度の表面段差が形成される。
知られている。これは素子形成領域を耐酸化性マスク代
表的｛＝はシリコン窒化膜で覆い、高混酸化を行ってフ
ィールド領域に選択的（＝厚い酸化膜を形成するもので
ある。しかしこのような選択酸化法（＝おいては上記高
温酸化中、シリコン窒化膜の端部からフィールド酸化膜
が鳥のくちばし（バーズビーク）状｛二食い込み、これ
が素子形成領域の寸法誤差の原因となり−．また集積回
路の高集積化の妨げとなる。またこのような従来選択酸
化法においては、フィールド酸化膜を形成後フィールド
領域と素子形成領域（＝フィールド酸化膜厚（約ｏ．７
〜１．０μｍ）の約半分程度の表面段差が形成される。
これが後々の工程まで段差として残るため、その後のリ
ソグラフィー精度の低下や金属配線の断差部での信頼性
を下げる原因となっていた。
ソグラフィー精度の低下や金属配線の断差部での信頼性
を下げる原因となっていた。
これ（二対して、」二合己バーズビークを０（ニしてし
かも平担にフィールド絃化膜を埋め込む方法として例え
ばＢＯＸ法（Ｂｕｒｉｎｇ ０ｘｉｄｅ １ｎｔｏ ５
ｉｌｌｉｃｏｎＧｒｏｏｖｅ ）が知られている。第１
図に示すように、しきい値電圧がチャネル幅の減少とと
もに減少する。この閾値の減少はチャネル幅１．５μ以
下、殊に１μ以下で顕著である、トランジスタの特性は
、しきい値′冷圧はチャネル幅に依存しないことが望筐
れる。これは、このようなりＯＸ構造（−おいては、チ
ャネルの中央部よりも、側壁部に′電流が多く流れるか
らである事か判った。これはチャネル中央部よりも側壁
部が正位的（二高くなるからであり、第２図はそのシミ
ュレーションの結果である。
かも平担にフィールド絃化膜を埋め込む方法として例え
ばＢＯＸ法（Ｂｕｒｉｎｇ ０ｘｉｄｅ １ｎｔｏ ５
ｉｌｌｉｃｏｎＧｒｏｏｖｅ ）が知られている。第１
図に示すように、しきい値電圧がチャネル幅の減少とと
もに減少する。この閾値の減少はチャネル幅１．５μ以
下、殊に１μ以下で顕著である、トランジスタの特性は
、しきい値′冷圧はチャネル幅に依存しないことが望筐
れる。これは、このようなりＯＸ構造（−おいては、チ
ャネルの中央部よりも、側壁部に′電流が多く流れるか
らである事か判った。これはチャネル中央部よりも側壁
部が正位的（二高くなるからであり、第２図はそのシミ
ュレーションの結果である。
発明の目的
本発明はＢＯＸ法等法線絶縁膜め込んだ半導体装置のＭ
Ｏ８型トランジスタの特性を改善する事を目的とする。
Ｏ８型トランジスタの特性を改善する事を目的とする。
発明の概安
不発明は、チャネル領域表面の、前記凹部と隣接する部
分（二基板と同導電型不純物を導入してチャネル幅方向
の′電流密ｊ屍を均一化する様にしたものである。
分（二基板と同導電型不純物を導入してチャネル幅方向
の′電流密ｊ屍を均一化する様にしたものである。
発明の効果
本発明により、チャネル幅方向の′屯流密度を均一化す
る崩（二より、閾値のチャネル幅依存性を押える１−ト
が出来る。
る崩（二より、閾値のチャネル幅依存性を押える１−ト
が出来る。
発明の実施例
以下、この発明の実施例につき図面を参照して説明する
。
。
第３図（ａ）（二示すように半導体基体、例えば面方位
（１００）比抵抗５〜５０Ωｃｍ程度のＰ型シリコン基
板１を用意し、例えば厚さ５００＾程度の熱酸化細物濃
度の平均が、ナヤネル中央の１．３倍以上になる様（二
基板と同導電型不純物を導入する。例えはｔｔ、＋に示
すように、レジスト膜３をマスクにして、ボロンのイオ
ン注入を例えば２０ＫｅＶド一ズ量１×１０１３ｃｍ−
２で行うと射影飛程は０，０７μｍであり標準偏差０．
０３μｍ横方向広が９Ｏ，０５μｍで４に示すよう（二
分布する。その後、例えば反応性イオンエツチング技術
で同じレジスト膜３をマスクにして、フィールド部のシ
リコンを例えば０．８μｍ程度エツチングして凹↑１１
１をつくる。その後ＦＣ＋に示すよう（＝やはり同じマ
スクを用いて四部底面（ニボロンイオンを２０から３０
ＫｅＶ程度の加速゛山王でフィールド反転防止のため
にドーズ量を例えば１０１２〜１０１３Ｇ１「２でイオ
ン注入を行う。次（二（ｄ）（二示すように全面にＰｌ
ａｓｍａＣＶＤ ＳｉＯ２膜を堆積し、前述の方法（二
よりフィールド領域と素子形成領域の境界（１断面形状
がほぼ一定の細い府５を残して、フィールド領域にＰｌ
ａｓｍａＣＶＤ ５ｉＯｚ＋臭６を残す。スパッタ蒸着
した５ｉｎ２膜、又はリン、ヒ素、ボロンを含んだ酸化
膜でも良い。
（１００）比抵抗５〜５０Ωｃｍ程度のＰ型シリコン基
板１を用意し、例えば厚さ５００＾程度の熱酸化細物濃
度の平均が、ナヤネル中央の１．３倍以上になる様（二
基板と同導電型不純物を導入する。例えはｔｔ、＋に示
すように、レジスト膜３をマスクにして、ボロンのイオ
ン注入を例えば２０ＫｅＶド一ズ量１×１０１３ｃｍ−
２で行うと射影飛程は０，０７μｍであり標準偏差０．
０３μｍ横方向広が９Ｏ，０５μｍで４に示すよう（二
分布する。その後、例えば反応性イオンエツチング技術
で同じレジスト膜３をマスクにして、フィールド部のシ
リコンを例えば０．８μｍ程度エツチングして凹↑１１
１をつくる。その後ＦＣ＋に示すよう（＝やはり同じマ
スクを用いて四部底面（ニボロンイオンを２０から３０
ＫｅＶ程度の加速゛山王でフィールド反転防止のため
にドーズ量を例えば１０１２〜１０１３Ｇ１「２でイオ
ン注入を行う。次（二（ｄ）（二示すように全面にＰｌ
ａｓｍａＣＶＤ ＳｉＯ２膜を堆積し、前述の方法（二
よりフィールド領域と素子形成領域の境界（１断面形状
がほぼ一定の細い府５を残して、フィールド領域にＰｌ
ａｓｍａＣＶＤ ５ｉＯｚ＋臭６を残す。スパッタ蒸着
した５ｉｎ２膜、又はリン、ヒ素、ボロンを含んだ酸化
膜でも良い。
次にやはり前述の方法（二より（ｅ）に示すようにＣＶ
Ｄ８１０２ Ｈ’−ｈ ７および表面を平担化する事が
可能な膜８を順次形成し、異面を平担化する。次（＝（
ｆ）（−示すように８膜、７膜を均一にエツチングし、
フィールド領域にシリコン酸化膜をほぼ平担に埋め込む
。
Ｄ８１０２ Ｈ’−ｈ ７および表面を平担化する事が
可能な膜８を順次形成し、異面を平担化する。次（＝（
ｆ）（−示すように８膜、７膜を均一にエツチングし、
フィールド領域にシリコン酸化膜をほぼ平担に埋め込む
。
ここで８膜としては、レジストを塗布しても良いし、浴
融可能なガラス膜例えばリン硅化ガラス、リン−ボロン
硅化ガラス膜などを形成後溶融して工Ｉ （ｆｌの直後
（二、しきい値制御のための第２のイオン注入を行って
も良い。これはチャネル領域の不純物濃度を制御するも
ので、例えば通常１０１１〜１０１１０１２ａの範囲の
ドーズ量で行なわれる。また、このイオン注入は特にシ
ョートチャネルトランジスタのパンチスルーな防止する
よう（＝・タリえば、らＫｅＶと７０ ＫｅＶと異なる
エイルギーを用いて２回るるいはそれ以上性なっても艮
い。また、Ｄモードトランジスタで目、ＡｓやＰの基板
と反対２＃−電型不純ＱＦＩＹイオン江入しても艮い。
融可能なガラス膜例えばリン硅化ガラス、リン−ボロン
硅化ガラス膜などを形成後溶融して工Ｉ （ｆｌの直後
（二、しきい値制御のための第２のイオン注入を行って
も良い。これはチャネル領域の不純物濃度を制御するも
ので、例えば通常１０１１〜１０１１０１２ａの範囲の
ドーズ量で行なわれる。また、このイオン注入は特にシ
ョートチャネルトランジスタのパンチスルーな防止する
よう（＝・タリえば、らＫｅＶと７０ ＫｅＶと異なる
エイルギーを用いて２回るるいはそれ以上性なっても艮
い。また、Ｄモードトランジスタで目、ＡｓやＰの基板
と反対２＃−電型不純ＱＦＩＹイオン江入しても艮い。
上記ナヤイル堝表四部へのイオン注入でチャネル幅方向
の′電流密反を均一化する４１により、従来ＢＯＸ汰の
特徴を損う拳なく、しきいイ１１嘔圧のチャネル１陥１
六存注を押える事が出来る。
の′電流密反を均一化する４１により、従来ＢＯＸ汰の
特徴を損う拳なく、しきいイ１１嘔圧のチャネル１陥１
六存注を押える事が出来る。
次に不うれ明の第２の実施例（二ついて、第４図を用い
て説明する。先の実施例の第３図（ａ）の工程において
、前記熱酸化膜２を例えば２０００＾形成し、第４図に
示すように熱酸化膜２を残置したまま、前記レジスト膜
３をマスクにして、ボロンのイオン注入を例えば７０
ＫｅＶで行なうと４に示すように該熱酸化ＰＩＡ２と半
導体基板の界面近くに不純物分布のピーフケもつように
分布する。イオン注入のピークはＳｉ基板表向の」１下
２０００ Ａ以内（二なるようにすることか好しい。そ
の後の工程は先の？ｊ４Ｓ １の実施例と同様である。
て説明する。先の実施例の第３図（ａ）の工程において
、前記熱酸化膜２を例えば２０００＾形成し、第４図に
示すように熱酸化膜２を残置したまま、前記レジスト膜
３をマスクにして、ボロンのイオン注入を例えば７０
ＫｅＶで行なうと４に示すように該熱酸化ＰＩＡ２と半
導体基板の界面近くに不純物分布のピーフケもつように
分布する。イオン注入のピークはＳｉ基板表向の」１下
２０００ Ａ以内（二なるようにすることか好しい。そ
の後の工程は先の？ｊ４Ｓ １の実施例と同様である。
不実施例によっても先の実施例と同様の効果が得られる
。
。
次（−不発明の第３の実施例について、第５図を用いて
説明する。先の実施例の第３図（ａ）の工程において、
前記レジスト膜３を第５図（′：、示す如く形成し、前
記レジスト膜３をマスクにしてイオン注入を例えば７０
ＫｅＶで行なうと４（＝示すように分布する。その後
の工程は先の第１の１実施例と同様である。
説明する。先の実施例の第３図（ａ）の工程において、
前記レジスト膜３を第５図（′：、示す如く形成し、前
記レジスト膜３をマスクにしてイオン注入を例えば７０
ＫｅＶで行なうと４（＝示すように分布する。その後
の工程は先の第１の１実施例と同様である。
不実施例によっても先の実施例と同様の効果が得られる
。
。
次に不発明の第４の実施例について、第６図を用いて説
明する。先の実施例の第３図（ａ）の工程において、前
記レジスト膜３を現像する際、露光量を少なくすること
により第６図のよう（−レジスト膜３に例えば７０°の
テーパをもたせることができる。次（ニレジスト膜３を
マスク（ニして、ボロンのイオン注入を例えば７０ Ｋ
ｅＶで行なうと４に示すように分布する。その後の工程
は先の実施例と同様である。尚テーパが５０°以下では
ボロンがその後の熱工程で横方向に深く拡散しすぎてし
まう。逆（ニテーバが９０°以上では所望の横方向の不
純物の分布が得られない。従って、テーパは５０°〜９
０°が得られる。
明する。先の実施例の第３図（ａ）の工程において、前
記レジスト膜３を現像する際、露光量を少なくすること
により第６図のよう（−レジスト膜３に例えば７０°の
テーパをもたせることができる。次（ニレジスト膜３を
マスク（ニして、ボロンのイオン注入を例えば７０ Ｋ
ｅＶで行なうと４に示すように分布する。その後の工程
は先の実施例と同様である。尚テーパが５０°以下では
ボロンがその後の熱工程で横方向に深く拡散しすぎてし
まう。逆（ニテーバが９０°以上では所望の横方向の不
純物の分布が得られない。従って、テーパは５０°〜９
０°が得られる。
以上、上記実施例では、ｐ型基板を用いる場合・１′：
：。
：。
についてのみ述べたが、ｎ型基板の場合（＝も同様（二
連用できる。捷たｎとｐとが同時に存在する０ＭＯ８の
製造工程に於ても同様に用いることができる。尚、チャ
ネル幅方向端部から０．３μ迄の領域の表面不純物濃度
の平均が、チャネル中央の１．３倍以上である事が必要
である。
連用できる。捷たｎとｐとが同時に存在する０ＭＯ８の
製造工程に於ても同様に用いることができる。尚、チャ
ネル幅方向端部から０．３μ迄の領域の表面不純物濃度
の平均が、チャネル中央の１．３倍以上である事が必要
である。
第１図はＢＯＸ構造におけるしきい値電圧のチャネル幅
依存性を示す特性図、第２図はＢＯＸ構造（−おける゛
市流密度分イＩＪ図、第３図（勾〜げ）は本発明の詳細
な説明するための製造工程断面図、第４図は厚い膜を用
いた場合の不純物分布を示す断面図、第５図は周辺部の
膜厚が薄いマスクを用いた場合の不純物分布を示す断面
図、第６図はテーパのあるマスクを用いた場合の不純物
分イＴｉを示す断面図である。 図に於いて、 １・・・シリコン基板 ２、６．７・・・シリコン酸化膜 ３・・・マスク材 ４・・イオン注入層 ５・・・前■１い溝 ８・・・表面を平担化する膜
依存性を示す特性図、第２図はＢＯＸ構造（−おける゛
市流密度分イＩＪ図、第３図（勾〜げ）は本発明の詳細
な説明するための製造工程断面図、第４図は厚い膜を用
いた場合の不純物分布を示す断面図、第５図は周辺部の
膜厚が薄いマスクを用いた場合の不純物分布を示す断面
図、第６図はテーパのあるマスクを用いた場合の不純物
分イＴｉを示す断面図である。 図に於いて、 １・・・シリコン基板 ２、６．７・・・シリコン酸化膜 ３・・・マスク材 ４・・イオン注入層 ５・・・前■１い溝 ８・・・表面を平担化する膜
Claims (1)
- （１） 半導体基板表面にマスク層を設け、このマス
ク層をエツチングマスクどして基板に四部を形成し、こ
の四部に絶縁層を埋設し、凹部で凹部れた基版表亀１に
チャネル ンジスタを形成するに際して、チャネル領域表面の前記
絶縁層と隣接する部分に基板と同導？Ｓ型不純物を〜大
してチャネル幅方向の′電流密度を均一化する様に１〜
だ事を特徴とする半導体装置の製造方法。 である事を特徴とする特許 記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190640A JPS5893249A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190640A JPS5893249A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5893249A true JPS5893249A (ja) | 1983-06-02 |
| JPH0445979B2 JPH0445979B2 (ja) | 1992-07-28 |
Family
ID=16261431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190640A Granted JPS5893249A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893249A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62108538A (ja) * | 1985-10-31 | 1987-05-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体集積回路構造体 |
| JPH02237158A (ja) * | 1989-03-10 | 1990-09-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688257A (en) * | 1979-12-19 | 1981-07-17 | Matsushita Electronics Corp | Halogen bulb |
-
1981
- 1981-11-30 JP JP56190640A patent/JPS5893249A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688257A (en) * | 1979-12-19 | 1981-07-17 | Matsushita Electronics Corp | Halogen bulb |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62108538A (ja) * | 1985-10-31 | 1987-05-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体集積回路構造体 |
| JPH02237158A (ja) * | 1989-03-10 | 1990-09-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0445979B2 (ja) | 1992-07-28 |
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