JPS61270862A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に関するもので、特にＣ
ＭＯＳ集積回路等の素子分離技術を改良した製造方法に
係るものである。

従来の技術 通常、半導体装置、特にＭＯ３ＩＣにおける素子の周辺
および素子間分離領域周辺での寄生のチャンネル電流を
防止するために、ｎ型あるいはＰ型の高濃度の半導体領
域を形成することが一般的な手法となっている。例えば
第２図の如く、ｎ型ウェル領域１中に形成されたＰ０型
領域２ａ、２ｂをそれぞれドレイン、ソース領域、とす
るＰチャン−ネルＭＯＳと、ｎ°型領領域３ａ３ｂをそ
れぞれドレイン、ソース領域とするｎチャンネルＭＯＳ
から構成される０ＭＯＳ素子において、ｎ９型シリコン
半導体領域４、Ｐ°°半導体領域５等がチャンネルカッ
ト領域として用いられている。一般的な従来の製造方法
においては、これらのチャンネルカット領域は別々のホ
ト・マスク工程によって形成されていた。又、他のホト
・マスク工程、例えばｎ型ウェル領域１を形成するホト
・マスク工程、ポリシリコンロとシリコン酸化膜７によ
って形成されている分離性に優れたトレンチ型の素子分
離領域を形成するホト・マスク工程に対して、前述のチ
ャンネルカット領域が別々のホト・マスク工程で形成さ
れていることが多かった。

発明が解決しようとする問題点 第２図に示すような一般的なＣＭＯ３ＩＣ製造において
、溝型素子分離領域を形成するホト・マ　　′スフ、ｎ
型のウェル部を形成するホト・マスク、ｎ°型のチャン
ネルカット領域を形成するホト・マスク、Ｐ°型のチャ
ンネルカット領域を形成するホト・マスクが別々のホト
・マスクとして４枚使用され、マスク数の多いというこ
とが工程歩留を悪化させていた。又、溝型素子分離領域
に対して、ｎ型ウェル領域とＰ゛型およびｎ０型のチャ
ンネルカット領域とを自己整合的に形成することが困難
であった。

本発明はこのような問題点を解決するもので、マスク数
とその工程を減少させ、製造上の歩留を改善し、又各マ
スク工程間の自己整合性を高めることによってマスク合
せ余裕をなくし、素子の微細化の向上を計り、特にＣＭ
ＯＳＩＣの集積度を改良する方法を提供することを目的
とするものである。

問題点を解決するための手段 この問題点を解決するために本発明は、第１導電型の半
導体基板の主面上に、第１のマスク材を形成する工程と
、前記半導体基板の素子分離形成予定部上の前記第１の
マスク材を選択的に除去し。

第１のマスク材パターンによる第１の開口を形成する工
程と、前記第１の開口内に第２のマスク材を残置させる
工程と、前記残置された第２のマスク材上に端部を有す
る第３のマスク材パターンを形成する工程と、前記第１
のマスク材と前記第３のマスク材とをマスクとして前記
残置された第２のマスク材に第２の開口を形成する工程
と、前記・第２の開口を通じて前記基板に第２導電型の
半導体領域を形成する工程と、前記第２の開口内に第４
のマスク材を残置させる工程と、前記第１の開口内に残
された第２のマスク材を選択的に除去し前記第１のマス
ク材と前記第４のマスク材で規定される第３の開口を形
成する工程と、前記第３の開口を通じて前記基板に第１
導電型の半導体領域を形成する工程とを備えたものであ
る。

作用 この方法により、従来のホト・マスクの使用工程数を少
なくして素子分離性に優れたトレンチ型の分離領域を形
成でき、しかも自己整合性良く微細化構造を実現でき、
高集積、高性能なＣＭＯＳＩＣの提供が可能となる。

実施例 以下、本発明の一実施例について、説明する。

まず、例えばＰ型のシリコン半導体基板の主面上に第１
のマスク被膜を形成する。かかるマスク材としては約５
０００人の熱酸化膜、シリコン窒化膜等を挙げることが
できる。又、場合によっては。

２種類以上の膜材によって構成された複合膜を用いるこ
とができ、例としては１層目の約３０００人の下地ＣＶ
　Ｄ　　Ｓ　ｉ　Ｏ２ト、２層目ノ約２０００人ノシリ
コン窒化膜とで構成される２層膜を採用でき、他にポリ
シリコン膜、ポリサイド膜、金属暎等の種々の膜材の組
合せを考えることができる。このような多様性をもった
被膜構成をここでは便宜上。

第１のマスク被膜材としてみなすことにする。

次いで、素子分離予定部を開口するために、第１のホト
・マスク工程によって、第１のマスク被膜上に例えば、
素子分離予定部をサブミクロンあるいは数ミクロンの幅
で開口したレジストパターンを形成する。このレジスト
パターンによって前記の第１のマスク被膜材を、厚み方
向に一部又は全部除去し、開口部を形成する０次いで、
前記第１のマスク被膜材による素子分離予定部の開口内
の第２のマスク材を残置させる。例えば、この第２のマ
スク材として次のようなものを考えることができる。第
１のマスク材によって開口された素子分離予定部の露出
された半導体基板の表面を、熱酸化によって約１００人
程度の厚みで酸化膜を形成し、全面にポリシリコンを素
子分離形成予定部の開口幅の半分よりも充分厚い厚みで
堆積し、バックエッチ法にて、素子分離形成予定部の開
口内にポリシリコンを残置させ、これを第２のマスク材
とすることができる。もう一つの例としては、２層で構
成された第１のマスクの複合被膜の下地膜が比較的厚け
れば、２層目のマスク材のみをパターンして下地のマス
ク膜をそのまま残置させ、これを第２のマスク材とみな
すことも可能である。

次いで、第２回目のホト・マスク工程によって。

ＣＭＯＳのウェル部を形成しない部分を被覆する第３の
マスク被膜を形成する。この第３のマスク材パターンの
端部が、前記第２のマスク材が残置されている素子分離
形成予定部の開ロー帽の略中間点に位置するように配置
することが好ましい。この第３のマスク材パターンの厚
みを利用して、ウェル形成予定部にイオン・インプラン
テーション等の方法によって、選択的にウェル形成用の
ｎ型の不純物をＰ型基板中に注入することができる。

かかるイオン注入においては、注入のエネルギーを種々
に変化して組合わせることによって、あまり高温の熱拡
散をさせずに、任意のウェルの形状を作ることが可能で
ある。

次いで、前記第１のマスク被膜材および前記第３のマス
ク被膜パターンのマスク効果によって、露出した第２の
マスク材をエツチングする。これによって、素子分離形
成予定部の開口部のウェル側の底面にある半導体基板表
面の半分を露出することができ、この部分にｎ′″型の
不純物領域をイオン注入等によって形成し、このｎ°型
半導体領域をチャンネルカット領域として使用すること
ができる。

次いで、前記のウェル側の半分の開口部内に第４のマス
ク材を残置させる。かがる第４のマスク材は前記の第２
のマスク材に対してエツチングの選択性を有しているこ
とが必要である。例えば。

第４のマスク材としては熱酸化による酸化膜等以外に、
ＣＶ　Ｄ　−Ｓ　ｉＯ２、シリコン窒化膜等を開口部よ
りも充分に厚い膜厚で堆積させ、さらに平坦にバックエ
ツチングすることによって、前記の半分の開口内に残置
させたものを採用することができる。

次いで、前記第３のマスク材をエツチングによって選択
的に除去し、残置されていた第２マスク材の表面を露出
させる。ここで、この素子分離形成予定部の開口内に、
残置された第２のマスク材を選択的にエツチングして、
Ｐ型の半導体基板の残りの半分の表面を露出させ、この
半導体基板中の表面近傍に、Ｐ°型のチャンネルカット
領域をイオン注入等の方法によって形成する。

次いで、前記第４のマスク材を選択的に除去することに
よって、素子分離形成予定部の開口部の底面の半導体基
板の初めの半分の表面を再度露出させて素子分離形成予
定部の底面を全面開口させ、さらにこの半導体系の全面
に第５のマスク材を堆積させる。この場合、この第５の
マスク材の厚みは前述の素子分離形成予定部を埋設させ
ない厚み、即ち素子分離形成予定部の開口の幅の半分よ
りも小さい厚みで堆積させることが必要である０例えば
、第５のマスク材としてはＣＶ　Ｄ−Ｓ　ｉ　Ｏ，、シ
リコン窒化膜等の堆積膜等を挙げることができる。

次いで、リアクティブ・イオン・エツチング（ＲＩ　Ｅ
）等の異方性のエツチングにて前記第５のマスク材をエ
ツチングして、素子分離形成予定部の開口を限定する第
１のマスク材の側面に、略第５のマスク材の厚みで、こ
の第５のマスク材を残置させながら、半導体基板の表面
を露出させる。

次いで、前記の第１のマスク材パターンとその側面に残
置された第５゛のマスク材パターンとをマスクとして露
出した半導体表面をエツチングすることによって、素子
分離のための溝部を形成し。

さらにこの溝内に分離材を残置させ、深い素子分離領域
を形成する。ここで１分離材としては、ＣＶＤ−５ｉＯ
□等の絶縁材あるいは溝部の表面を−シリコン酸化膜等
で薄く絶縁化した後で、埋設させた非導電性又は導電性
のポリシリコン等の材料を用いることができる。

かかる一連の手段によって、０ＭＯＳのウェル部と、ｎ
°型およびＰ°型のチャンネルカット領域と、絶縁体に
よる深い素子分離領域とを形成することができる。

前述の手段が０ＭＯＳのウェル部と、チャンネルカット
部、素子分離部とを形成するための問題点にいかに作用
したかを以下に記述する。

（１）第１回目のホト・マスク工程によって第１のマス
ク被膜が開口され、素子形成予定部と、Ｐ０型とｎ゛型
のチャンネルカット形成部のそれぞれのＭＯＳトランジ
スタ側に接する部分の領域が限定され、自己整合性が高
められた。

（２）第２回目のホト・マスク工程により第３のマスク
材パターンが形成されて、ウェル部が限定され、同時に
第１のマスク・パターンと第３のマスク・パターンによ
ってｎ０型のチャンネルカット領域が形成され、工程が
簡単化された。

（３）　ｎ”型チャンネルカット領域上に第４のマスク
材を残置させることによって、このマスク材と第１のマ
スク材とでＰ°梨型チャンネルカット形成予定領域上第
３のマスク材を自己整合的に除去することができ、ホト
・マスク工程が不要となり、かつ自己整合性に優れてい
る。

（４）第１のマスク材パ゛ターンによって第５のマスク
材パターンを残置させることができ、この残置されたマ
スク材パターンの直下にｎ°型およびＰ°型のチャンネ
ルカット領域を微細な寸法で限定することができた。

（５）前記第１のマスク材パターンと残置された第５の
マスク材パターンによって素子分離用の溝部を形成し、
かつ前記残置された第５のマスク材直下にｎ０型および
Ｐ゛型のチャンネルカット領域を溝部に対して自己整合
的に形成することができた。

（６）通常のウェル部、ｎ１型チヤンネル力ツト部、Ｐ
′″型チャンネルカット部、素子分離部からなる４ホト
・マスク工程を、２ホト・マスク工程に軽減することが
できた。

本発明による方法は、一般的な半導体装置の製造に用い
ることもできる。例えば、半導体装置のある特定の領域
、即ち第１のマスク材パターンによる第１の開口部内に
相補的にＰ型およびｎ型の・半導体領域を形成する手段
を提供している。例えば、０ＭＯＳにおけるウェルの端
部はＰｎ接合による電気的な素子分離領域と見なすこと
ができ、とのＰｎ接合分離のウェル部の端部と第１の開
口内に形成されたＰ型、ｎ型のチャンネルカット領域は
自己整合性を保持しており、かつ微細化に適した手段で
構成されているので、必ずしも本発明における素子分離
としてはトレンチ型の溝部に絶縁体を有する構造に限定
しなくてもよい、従って本発明による手段は半導体装置
の製造方法として、様々の形で採用され得る。

次に、本発明の製造方法による０ＭＯＳ素子の具体実施
例について第１図（ａ）〜（ａ）に基づき説明する。

（ｉ）まず、Ｐ型シリコン半導体基板１１上に約３００
０人の熱酸化膜１２を形成した後、約３０００人のシリ
コン窒化膜１３を堆積させ、この２層からなる複合膜を
第１のマスク材として使用した。さらに、この第１のマ
スク材上に第１回目のホト・マスク工程によって、素子
分離予定部を開口するためのレジストパターン１４ａ、
１４ｂを形成した〔第１図（ａ）］。

（ｉｉ）次いで、前記のレジストパターン１４ａ、１４
ｂをマスクとして、第１のマスク材であるシリコン窒化
膜１３と熱酸化膜１２をＲＩＥ等の異方性のエツチング
法にてエツチングして約ＩＨ幅の開口を形成し、半導体
基板１１の表面を露出させた。

さらに、この露出した表面上に熱酸化により。

約１００人の簿い酸化膜１２ａを形成した後、この開口
部の幅の半分よりも充分に厚い厚みで、ポリシリコン１
５を堆積させた〔第１図（ｂ）〕。

（■）次いで、エッチ・バック法にて、ポリシリコン１
５を平坦にエツチングして、素子形成予定部の開口内に
ポリシリコン１５ａを残置させ、これを第２のマスク材
とした。さらに全面に約　　−１０００人のシリコン窒
化膜を堆積させたのち、第２回目のホト・マスク工程に
てｎチャンネルＭＯＳトランジスタ形成予定部を被覆す
るレジストパターン１６を形成し、このレジストパター
ン１６をマスクとして前記のシリコン窒化膜パターン１
７を形成し、これらのレジスタパターン１６お。

よびシリコン窒化膜パターン１７を第３のマスク材とし
てイオン注入をし、ｎ型の不純物領域１８を形成した。

この第３のマクス材の端部は形成されたｎ型の不純物領
域１８をＰチャンネルＭＯＳ素子のウェル部として機能
させるために素子分離形成予定部の開口の幅部の略中心
に位置させた〔第１図（Ｃ）〕。

（ｉｖ　）次いで、レジストパターン１６を除去した後
、シリコン窒化膜１３および窒化膜パターン１７をマス
ク材として、ウェル側の素子分離形成予定部の幅の約半
分の領域で開口部１９を形成した〔第１図（ｄ））。

（ｖ）開口部１９の底面の薄い酸化膜１２ａを介してイ
オン注入法によりｎ０型のチャンネルカット領域２０を
形成した後、熱酸化により開口部１９内に、約１０００
人の熱酸化膜１２ｂを第４のマスク材として形成した〔
第１図（ａ））　。

（ｖｉ　）次いで、シリコン窒化膜パターン１７を除去
し、ポリシリコン１５ａの表面を露出させ、選択的にこ
のポリシリコン１５ａをエツチング除去し、素子分離予
定部の開口の残り半分の領域に新たに開口部１９ａを形
成し、薄い酸化膜１２ａを除去した〔第１図（ｆ））　
、　２１はＰ°型のチャンネルカット領域である。

（報）次いで、ＲＩＥ等の異方性のエツチング法あるい
はプラズマ等の等方性のエツチングにて素子形成予定部
の開口内の酸化膜１２ｂを除去したのち、シリコン窒化
膜１３を除去した。ここで、半導体系の全面に約２００
０人（７）ＣＶＤ　　５ｉＯｚ２２を第５のマスク材と
して堆積させた［第１図（ｇ）〕。

（ｖｉ）次いで、ＲＩＥ等の異方性のエツチング法によ
り半導体主平面に対して、垂直にエツチングをし、第１
のマスク材の酸化膜１２の素子形成予定部の開口の側面
にＣＶＤ−８ｉｎ、膜２２ａ。

２２ｂを側面に対して約２０００人の厚みで残置させた
〔第１図（ｈ））。

（ｉｘ）次いで、第１のマスク材である酸化膜１２と第
５の残置されたマスク材であるＣＶＤ−８ｉＯ□膜２２
ａ、２２ｂをマスクとして、露出した半導体基板１１を
エツチングして１幅約６０００人、深さ１．５μの溝部
２３を形成した。この工程によって、ＣＶＤ−８ｉｎ、
膜２２ａ、２２ｂの直下にそれぞれｎ°型のチャンネル
カット領域２０ａ、　Ｐ”型のチャンネルカット領域２
１ａが残置された〔第１図（ｉ））　。

（ｘ）次いで、溝部２３内の半導体基板表面に約２００
人の厚みで熱酸化膜１２ｃを形成し、さらに、　　。

イオン注入法にてＰ型のチャンネルカット領域２４を形
成し、この溝部２３の幅の半分よりも充分厚い厚みでポ
リシリコン２５を半導体系全面に堆積させた〔第１図（
ｊ））　。

（ｘｉ）次゛いで、ポリシリコン２５をバックエツチン
グ−にて平坦にエツチングして、酸化膜１２の表面を露
出させ、ポリシリコン２５を、溝部２３内に残置させ、
その表面を熱酸化させて、酸化膜２６を形成させた〔第
１図（ｋ）］。

（ｍ）次いで１通常の０ＭＯＳの製造手段により。

ポリシリコン２７ａをゲート電極、Ｐ０型領域２８ａ。

２８ｂをそれぞれドレイン、ソース部とするＰチャンネ
ルＭＯＳトランジスタ、ポリシリコン２７ｂをゲート電
極、ｎ０型領域２９ａ　、　２９ｂをそれぞれドレイン
、ソース部とするｎチャンネルＭＯＳトランジスタを形
成した〔第１図（ａ）〕。３０ａ。

３０ｂはシリコン酸化膜、３１８〜３１ｄは電極材であ
る。

以上の一連の工程によって、所望とする０ＭＯＳ素子構
造が形成された。

発明の効果 本発明による製造方法によって、従来のホト・マスクの
工程数を少なくすることが実現され、ＩＣ製造の歩留り
を改善することができ、素子分離性に優れたトレンチ型
の分離領域を形成でき、しかも自己整合性が高く、微細
化に適した構造が実−現されたので、高集積化、高性能
化された０ＭＯＳＩＣを提供することができる。

【図面の簡単な説明】

第１図（ａ）〜（幻は本発明の実施例における製造工程
を示す説明断面図、第２図は従来例を示す断面図である
。 １１・・・半導体基板、１２・・・熱酸化膜、１２ａ・
・・酸化膜、１２ｂ、１２ｃ・・・熱酸化膜、１３・・
・シリコン窒化膜、１４ａ。 １４ｂ・・・レジストパターン、１５．１５ａ・・・ポ
リシリコン、１６・・・レジストパターン、１７・・・
シリコン窒化膜パターン、１８・・・不純物領域、１９
，１９ａ・・・開口部、２０　、２０ａ・・・ｎ０型の
チャンネルカット領域、２１　、２１ａ・・・Ｐ０型の
チャンネルカット領域、２２・・・ＣＶＤ−５ｉＯ□。 ２２ａ、２２ｂ・・・ＣＶ　Ｄ　−Ｓ　ｉ　Ｏ，膜、２
３・・・溝部、２４−Ｐ゛型のチャンネルカット領域、
２５・・・ポリシリコン。 ２６．２７ａ、２７ｂ−酸化膜、２８ａ、２８ｂ−Ｐ”
型領域、２９ａ。 ２９ｂ−ｎ　”型頭ｊｔ％、　３０ａ、３０ｂ・”シリ
コン酸化膜、３１ａ〜３１ｄ・・・電極材 代理人　　　森　　本　　義　　弘 第１図 第１図

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板の主面上に、第１のマスク
   材を形成する工程と、前記半導体基板の素子分離形成予
   定部上の前記第１のマスク材を選択的に除去し、第１の
   マスク材パターンによる第１の開口を形成する工程と、
   前記第１の開口内に第２のマスク材を残置させる工程と
   、前記残置された第２のマスク材上に端部を有する第３
   のマスク材パターンを形成する工程と、前記第１のマス
   ク材と前記第３のマスク材とをマスクとして前記残置さ
   れた第２のマスク材に第２の開口を形成する工程と、前
   記第２の開口を通じて前記基板に第２導電型の半導体領
   域を形成する工程と、前記第２の開口内に第４のマスク
   材を残置させる工程と、前記第１の開口内に残された第
   ２のマスク材を選択的に除去し前記第１のマスク材と前
   記第４のマスク材で規定される第３の開口を形成する工
   程と、前記第３の開口を通じて前記基板に第１導電型の
   半導体領域を形成する工程とを備えた半導体装置の製造
   方法。 ２、第３のマスクで被覆された部分に第２導電型のチャ
   ンネルＭＯＳを形成し、又前記第３のマスクで被覆され
   ない部分に第１導電型のチャンネルＭＯＳを形成し、素
   子分離形成予定部に第２導電型のウェル領域の端部を配
   置し、前記第２導電型の半導体領域を前記第１導電型の
   チャンネルＭＯＳのチャンネルカット領域、又前記第１
   導電型の半導体領域を前記第２導電型のチャンネルＭＯ
   Ｓのチャンネルカット領域として使用する特許請求の範
   囲第１項記載の半導体装置の製造方法。 ３、第２導電型のウェル領域を形成するに当って第３の
   マスク材パターンを、イオン注入等のマスク材として使
   用する特許請求の範囲第２項記載の半導体装置の製造方
   法。