JPH02238538A - 多重ポートメモリの異常検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第３図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図） 発明の効果 〔概要〕 多重ボーｌ−メモリの異常検出方式に関し、ある系でデ
ータの異常が発生した時、他系にデタを伝えないように
して誤動作を防止し、かつ何度かりトライをかけられる
ようにすることを目的とし、 複数のＭＰＬＪを含む系により、データ受け渡しを非同
期で行う多重ポートメモリの異常検出方式において、前
記系には、それぞれ、ＭＰＵと、パリテイジェネレータ
、パリティチェッ力、パリテイエラー−をラッチするエ
ラ−ラッチ部、書き込みゲート部とから成る書き込み制
御部と、パリティチエンカ、パリテイエラーーをラソチ
するエラ−ラッチ部、読み出しゲート部から成る読み出
し制御部とを設け、データ書き込み時は、バリティピン
トを作成し、パリティチェックを行い、パリティエラ−
ならばエラーをラノチすると共に、ゲートを閉じてデー
タの書き込みを抑え、データ読み出し時には、読み出し
制御部において、パリテイチェックを行い、パリテイエ
ラーーならば、エラーをラッチすると共に、ゲートを閉
じてマイクロプロセンサヘデータが取り込まれないよう
に抑えるように構成する。

〔産業上の利用分野〕

本発明は多重ポートメモリの異常検出方式に関し、更に
詳し《いえば、複数のＭＰＵ　（マイクロブロセンサ）
により、データの転送を行う回路におけるＭ　Ｐ　Ｕ間
相互のデータ受け渡しを非同期で行う多重ポートメモリ
において、ある系でデータの異常が発生した場合、他系
ムこデ−夕を伝えないようにして誤動作を防止し、何度
かりトライをかけられるようにした多重ポートメモリの
異常検出方式に関する。

〔従来の技術］ 第３図は、複数のＭＰＵが多重ポートメモリを介して相
互に非同期でデータの受け渡しを行う方式の従来例のブ
ロック図である。

図において、１２はＭＰＵ　（マイクロプロセッサ）、
３は多重ポートメモリ、４、５はバリティジェネレ−夕
、６、７はパリテイチェッカ、８、９はエラー情報をラ
ッチするためのフリソブフロップ回路である。

また、１０乃至１５は、それぞれトライステトバッファ
　（ＴＲ　Ｉ−ＳＴＡＴＥ　　ＢＵＦＦＥＲ）であり、
アドレス信号ＡＤによりゲートの開閉が制御される。

今、Ｍ　Ｐ　Ｕ　１から多重ポートメモリ３にデータを
書き込もうとすると、アドレス信号ＡＤによりトライス
テ−トハソファ１０のゲートが開き、多重ポートメモリ
３がアクセスされる。

これにより、ＭＰＵＩからのデータが書き込まれる。ま
た、前記データ書き込みと同時に、パリティジェネレ−
タ４でその時のデータに対応ずるバリティビ・冫トがイ
乍られ、トライステ−トノマンファ１１のゲートが開き
、前記データと一緒に多重ポートメモリ３に書き込まれ
る。

次に、上記のようにして多重ポートメモリ３に書き込ま
れたデータを、ＭＰＵ２が読み出そうとすると、多重ポ
ートメモリ３がアクセスされ、トライステートバッファ
１５のゲートが開き、ＭＰＵ２にデータが取り込まれる
。

これと同時に、パリティジェネレ−タ４で作られたバリ
ティビットを含むデータが、パリティチェン力７でチエ
・冫クされる。

その結果、パリティエラーが生じると、フリンプフロン
プ回路９でエラーがラッチされ、ＭＰＵ２に停止信号で
あるホール｝（ＨＡＬＴ）信号が行き、Ｍ　Ｐ　ＬＪ　
２はハード的に動作を停止させられる。

上記の動作は、ＭＰＵ２からＭＰＵ１にデータを送る時
も同じ動作をする。

かリトライをかけられるようにすることを目的とする。

〔発明が解決しようとする課題〕

上記のような従来のものにおいては次のような欠点があ
った。

（１）　　複数のＭＰＵが多重ポートメモリを介してデ
ータの転送を非同期で行う回路において、片系よりデー
タを多重ポートメモリに書き込んだ時、異常が発生して
も、そのまま異常データがメモリに書き込まれてしまう
。

したがって、他系から読み出した時にパリティエラーが
起きなかった場合、他系のＭＰＵは正常データと認識し
てしまい、誤った処理を実行し、誤動作となっていた。

（２）１回でもパリテイエラーーが起きると、ＭＰＵが
停止してしまい、リトライができなかった。

本発明は、このような従来の欠点を解消し、ある系でデ
ータの異常が発生した時、他系にデータを伝えないよう
にして誤動作を防止し、かつ何度〔課題を解決するため
の手段〕 上記の目的を達成するため、本発明は次のようにしたも
のである。

第１図は、本発明に係る多重ポートメモリの異常検出方
式の原理図である。

複数のマイクロプロセッサ（ＭＰＵ）１及び２によりデ
ータの転送を行う回路における、前記ＭＰＵ間相互のデ
ータの受け渡しを非同期で行う多重ポートメモリ３に対
して、それぞれ同一構成の２つの系を設ける。

それぞれの系は、ＭＰＵと、データの書き込み制御部と
、データの読み出し制御部等で構成する。

系１では、データ書き込み制御部３６は、パリテイジェ
ネレータ４、パリティチェッカ１６、書き込みゲート部
３４、エラーラッチ部１８Ａで構成され、データの読み
出し制御部３８は、バリティチェツカ６、エラーラッチ
部８Ａ、読み出しゲト部４０で構成される。

また系２では、データの書き込み制御部３７は、パリテ
ィジェネレ−タ５、バリティチェツカ１７、エラーラッ
チ部１９Ａ、書き込みゲート部３５で構成され、データ
の読み出し制御部３９は、バリティチェツカ７、エラー
ラッチ部９Ａ、読み出しゲート部４ｌで構成される。

２４〜３１はアドレス信号ＡＤで制御されるゲトである
。

ＭＰＵＩから多重ポートメモリ３にデータを書き込む時
は、書き込みゲート部３４のゲートが開き、多重ポート
メモリ３がアクセスされてデータが書き込まれる。

また、同時に、バリティジェネレ−タ４で、その時のデ
ータに対応するバリティビットが作られ、書き込みゲー
ト部３４を介して前記のデータと一緒に書き込まれる。

このデータ書き込みに際し、バリティチェッカ１６では
パリティチヱックを行い、もし、パリティエラーならば
書き込みゲート部３４のゲートを閉じ、多重ポートメモ
リ３にデータが書き込まれないように抑える。

この時、エラーラッチ部１８Ａでは、パリティエラ−が
ラッチされ、ＭＰＵＩは、ゲ−ト２５をアドレス信号Ａ
Ｄによって開き、パリティエラの発生状況をセンスし、
書き込みのりトライを実行する。

多重ポートメモリ３に書き込まれた内容を読み出す時は
、読み出しゲート部４１のゲートを開いてＭＰＵ２にデ
ータが取り込まれる。

これと同時に、パリティジェネレータ４で作られたパリ
ティビットを含むデータがバリティチェッカ７でパリテ
イチェックされ、もしパリテイエラーーならば読み出し
ゲート部４１のゲートを開かないように抑える。

すると、ＭＰＵ２には、バスのプルアップ抵抗によるデ
ータが取り込まれる。ＭＰＵ２は、このデータを読み出
し、ゲ−ト３０を開いてエラーラッチ部９Ａのパリテイ
エラーー発生状況をセンスする。

そして、パリティエラーならばデータの読み出しをリト
ライする。

この時、系１でバリテイエラ−が発生したことによって
、系２で同じアドレスを読み出してパリティエラ−が起
った場合は、ＭＰＵ２はゲート２７を開いてエラーラッ
チ部１８Ａをセンスすることでわかるのでこれをセンス
し、正常データが書き込まれるまで待つ。

上記と逆の場合、即ち、ＭＰＵ２から多重ポトメモリ３
にデータを書き込み、ＭＰＵＩで前記データを読み出す
場合は、系２では書き込み制御部３７を用い、系１では
読み出し制御部３８を用いて上記と同様にする。

〔作用〕

上記のように、複数のマイクロプロセッサ（ＭＰＵ）に
よりデータの転送を行う回路におけるＭＰＵ間相互のデ
ータの受け渡しを非同期で行う多重ポートメモリにおい
て、ある系でデータの異常が発生した時、他の系にデー
タを伝えないようにしている。

このため、データの書き込みや読み出しに際して誤動作
を防止でき、また、何度かりトライをかけられるように
できる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。第２
図は本発明の１実施例である多重ポートメモリの異常検
出方式のブロック図である。

図において、■、２はＭＰＵ、３は多重ポートメモリ、
４、５はパリティジエネレー夕、６、７、１６、１７は
パリティチェノカ、８、９、１８、ｌ９はフリップフロ
ッ１回路（以下単にＦＦという）、１０〜１５、２４〜
３１はトライステ−トバッファ、２０〜２３及び３２〜
３３はアンド（ＡＮＤ）回路、ＡＤはアドレス信号であ
る。

ＭＰＵＩより多重ポートメモリ３にデータを書き込もう
とすると、トライステートバッファ１０のゲートが開き
、多重ポートメモリ３がアクセスされ、データが書き込
まれる。

また、同時に、パリティジェネレータ４で、その時のデ
ータに対応するパリティビットが作られ、トライステー
トバッファ１１のゲートが開き、多重ポートメモリ３に
前記データと一緒に書き込まれる。

ここで第３図に示した従来例と異なる点は、この時にも
バリティチェッカ１６において、パリティビットを含む
データをバリテイチェックし、パリティエラーならば、
トライステ−トバソファ１０及びＩＩのゲートを開かせ
ないように、アンド回路２０と２２の出力で抑える。

すると、多重ポートメモリ３には、バスのプル・アップ
（ＦＵＬＬ−ＵＰ）抵抗によるデ−タ゜“ＦＦ”　（１
６進数）とパリテイビット“１゜゛が書き込まれる。

上記のエラー時には、さらにＦＦｌＢにパリティエラー
がラッチされ、ＭＰＵＩは、トライステトバッファ２５
のゲートを開いてパリテイエラーの発生状況をセンスし
、書き込みのりトライを実行する。

ｌ２ 次に、多重ポートメモリ３に書き込まれたデタをＭＰＵ
２が読み出そうとすると、多重ポートメモリ３がアクセ
スされ、トライステートバッファ１５のゲートが開き、
ＭＰＵ２にデータが取り込まれる。

また、同時に、パリテイジエネレータ４で作られたバリ
ティビットを含むデータがパリテイチェッカ７でチェッ
クされ、パリテイエラ−ならば、トライステートバッフ
ァ１５のゲートを開かせないように、アンド回路３３で
抑える。

すると、ＭＰＵ２には、バスのプル・アップ抵抗による
データ“ＦＦ”“　（１６進数）が取り込まれる。

ＭＰＵ２は、前記データ“ＦＦ”を読み出すと、エラー
かもしれないので、トライステートバッファ３０のゲー
トを開いてフリノプフロツブ回路９のパリテイエラー−
発生状況を七ソスする。

パリテイエラーーならば、データ読み出しのりトライを
実行する。

この時、ＭＰＵＩ側の回路でバリテイエラーが起ったこ
とによってＭＰＵ２側で同じアドレスを読み出してパリ
ティエラ−が起ってしまった場合は、ＭＰＵ２は、トラ
イステートバッファ２７のゲートを開いてフリップフロ
ップ回路１８をセンンスすること６こよって分かるので
、これをセンスし、正常データが書き込まれるまでＭ　
Ｐ　Ｕ　２は待つことになる。

Ｍ　Ｐ　ｔＪ　１は、正常にデータが書き込むことがで
きると、ＦＦｌ８をリセットするようにする。この動作
は、ＭＰＵ２からＭＰＵＩヘデータを送る時も同じ動作
をする。

なお、上記実施例においては、ＭＰＵを２つ使用した例
について説明したが、本発明は、このようなものに限ら
ず、例えばＭ　Ｐ　Ｕを３個以上使用した多重ポートメ
モリについても適用可能である。

ができ、誤動作をすることがなくなる。

（２）何らかの要因により、故障していないのにパリテ
ィエラ−が発生しても、リトライをかけて正常に戻った
ことを確認することにより、ＭＰＵの動作を停止させな
いようにすることができる。

（３）　　どちらの系からでもパリテイエラーーの発生
状況がセンスできるので、エラー発生時、故障箇所の発
見が容易になる。

【図面の簡単な説明】

第１図は本発明に係る多重ポートメモリの異常検出方式
の原理図、 第２図は本発明の１実施例である多重ポートメモリの異
常検出方式のブロック図、 第３図は従来例のブロック図である。 〔発明の効果〕 以上説明したように、本発明によれば次のような効果が
ある。 （１）片系では常に正常なデータを受信すること１、２
−マイクロプロセッサ（ＭＰＵ）３−多重ポートメモリ ３６、３７−書き込み制御部 ３８、３９　−読み出し制御部 ４、５　−パリティジエネレータ ６、７、Ｉ６、１７−パリティチェッカ３４、３５−書
き込みゲート部 ８Ａ、９Ａ、１８Ａ、１　９　Ａ−　エラーラッチ部４
０、４１−読み出しゲート部

Claims (1)

1. 【特許請求の範囲】 複数のマイクロプロセッサ（ＭＰＵ）を含む系により、
   ＭＰＵ間相互のデータ受け渡しを非同期で行う多重ポー
   トメモリ（３）の異常検出方式において、 前記系には、それぞれ、 マイクロプロセッサ（１、２）と、 パリテイジェネレータ（４、５）、パリテイチェッカ（
   １６、１７）、パリテイエラーをラッチするエラーラッ
   チ部（１８Ａ、１９Ａ）、書き込みゲート部（３４、３
   ５）とから成る書き込み制御部（３６、３７）と、 パリテイチェッカ（６、７）、パリテイエラーをラッチ
   するエラーラッチ部（８Ａ、９Ａ）、読み出しゲート部
   （４０、４１）から成る読み出し制御部（３８、３９）
   とを設け、 多重ポートメモリ（３）へのデータ書き込み時は、 書き込み制御部（３６、３７）において、書き込みデー
   タに対するパリテイビットを作成すると共に、パリテイ
   チェックを行い、パリテイエラーならばエラーラッチ部
   （１８Ａ、１９Ａ）にパリテイエラーをラッチすると共
   に、書き込みゲート部のゲートを閉じてデータの書き込
   みを抑え、データ読み出し時には、 読み出し制御部（３８、３９）において、パリテイチェ
   ックを行い、パリテイエラーならば、エラーラッチ部（
   ８Ａ、９Ａ）にパリテイエラーをラッチすると共に、読
   み出しゲート部（４０、４１）のゲートを閉じてマイク
   ロプロセッサへデータが取り込まれないように抑えるこ
   とを特徴とする多重ポートメモリの異常検出方式。