JPH04111634U - 二重化メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】第１及び第２のメモリ部の両方のデータのパリ
ティチェックと、第１及び第２のメモリ部の両方のデー
タの比較結果の論理和で、パリティチェックのみでは見
過ごされる２ビットエラーを検出する二重化メモリ装置
を実現。 【構成】ＣＰＵと、チェッカジェネレータと、アドレス
を共有する２個のメモリと、メモリにデータを伝達する
２個のバッファゲートと、２個のパリティチェッカと、
２個のメモリ部から読み出されるデータ及びパリティビ
ットを入力し、読出し時に両者のデータを比較するコン
パレータと、パリティチェッカとコンパレータからの３
個のエラー判別信号を入力し、エラー信号を出力するエ
ラー検出回路と、エラー状態に応じて、メモリのデータ
を出力するセレクタとを設けた２ビットエラー検出する
ことを特徴とする二重化メモリ装置である。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、二重化されたメモリ装置の高信頼化に関するものである。

【０００２】

【従来の技術】

図３に二重化メモリ装置の従来例を示す。図３において、１０は第１のメモリ 、１１は第１のメモリ１０とアドレスを共有する第２のメモリ、２０はＣＰＵ６ ０等からの書き込みデータ及びチェッカジェネレータからのパリティビットをメ モリ１０に伝達する第１のバッファゲート、２１はＣＰＵ等からの書き込みデー タ及びチェッカジェネレータからのパリティビットをメモリ１１に伝達する第２ のバッファゲート、３０はパリティチェッカで、ＣＰＵからの読出し信号により 前記第１のメモリ部から読み出されるデータ及びパリティビットを入力し、読出 し時にパリティチェックを実施し、メモリ１０からの読出しデータのエラーを検 出する。４０はセレクタで、パリティチェッカ３０からのエラー信号により第１ のメモリ１０のデータを出力するか第２のメモリ１１のデータを出力するかを判 断し、必要に応じたデータを出力する。５０はデータのパリティ演算を行いパリ ティビットを生成しバッファゲート２０，２１に出力するチェッカジェネレータ 、６０はバッファゲート２０，２１にはデータを出力し、セレクタ４０からはデ ータを入力し、全体の動作の制御を行うＣＰＵである。

【０００３】 これらにより構成された従来装置の動作を説明する。 ＣＰＵ６０の書き込み動作で、チェッカジェネレータ５０で書き込みデータに パリティ演算をおこなった結果であるパリティビットと書き込みデータは、メモ リ１０にはバッファゲート２０を、メモリ１１にはバッファゲート２１を介して 入力される。 ＣＰＵからの読出し信号により、パリティチェッカ３０ではメモリ１０から読 み出されるデータ及びパリティビットを入力し、読出し時にパリティチェックを 実施し、メモリ１０からの読出しデータのエラーの有無を検出し、エラーが検出 された場合、セレクタ４０に出力しているエラー判別信号のメッセージをメモリ １０からの読出しデータはエラーであるという内容にする。セレクタ４０では、 （１）このメモリ１０のデータにエラーがない場合はメモリ１０から読出したデ ータをそのままＣＰＵに出力する。（２）このメモリ１０のデータにエラーがあ った場合はメモリ１１のデータをＣＰＵ６０に出力する。 この様な構成のエラー検出装置では、パリティチェッカではデータと冗長ビッ トの和でチェックをおこなうから、データ内に２ビットの誤りがあった場合エラ ーとして検出されないのでＣＰＵにエラーデータが読み込まれてしまうという問 題がある。

【０００４】

【考案が解決しようとする課題】

本考案は上記の課題を解決しようとしたものであり、第１及び第２のメモリ部 の両方のデータのパリティチェックと、第１及び第２のメモリ部の両方のデータ の比較結果の論理和で、パリティチェックのみでは見過ごされる２ビットエラー を検出する２ビットエラー機能を備えた信頼性の高い二重化メモリ装置を実現す ることを目的とする。

【０００５】

【課題を解決するための手段】

本考案は、マイクロプロセッサと、 データのパリティ演算を行いパリティビットを生成するチェッカジェネレータ と、 アドレスを共有する第１のメモリ部と第２のメモリ部と、 マイクロプロセッサからの書き込みデータ及びチェッカジェネレータからのパ リティビットを前記第１及び第２のメモリ部の両方に伝達して書き込むバッファ ゲートと、 マイクロプロセッサからの読出し信号により前記第１のメモリ部から読み出さ れるデータ及びパリティビットを入力し、読出し時にパリティチェックを実施し 、第１のエラー判別信号を出力する第１のパリティチェッカと、 マイクロプロセッサからの読出し信号により前記第２のメモリ部から読み出さ れるデータ及びパリティビットを入力し、読出し時にパリティチェックを実施し 、第２のエラー判別信号を出力する第２のパリティチェッカと、 マイクロプロセッサからの読出し信号により前記第１及び第２のメモリ部から 読み出されるデータ及びパリティビットを入力し、読出し時に両者のデータを比 較し、第３のエラー判別信号を出力するコンパレータと、 上記第１と第２と第３のエラー判別信号を入力し、第１と第２のパリティチェ ッカとコンパレータからの３個のエラー判別信号を入力し、上記第１及び第２の パリティチェッカが同時にエラーを検出した場合、または上記第１及び第２のパ リティチェッカが同時にエラーを検出していなくてしかも上記コンパレータが比 較データの不一致を検出した場合に、ＣＰＵに出力するエラー信号をアクティブ にするエラー検出回路と、 上記第１あるいは第２のパリティチェッカからのエラー判別信号と第１及び第 ２のメモリ部の両方の読出しデータを入力し、エラー状態に応じて、マイクロプ ロセッサに第１あるいは第２のメモリのデータを出力するセレクタとを設けたこ とを特徴とする二重化メモリ装置である。

【０００６】

【作用】

本考案の二重化メモリ装置は、第１及び第２のメモリ部の両方のデータのパリ ティチェックと、第１及び第２のメモリ部の両方のデータの比較結果の論理和で 、パリティチェックのみでは見過ごされる２ビットエラーを検出する。

【０００７】

【実施例】

図１は、本考案の一実施例の回路図である。 図１において、図３と同一のものは同一の符号を付ける。

【０００８】 図において、３１は第２のパリティチェッカで、ＣＰＵ６０からの読出し信号 によりメモリ１１から読み出されるデータ及びパリティビットを入力し、読出し 時にパリティチェックを実施し、第２のエラー判別信号（図１内の信号Ｂ）を出 力する。７０はコンパレータで、ＣＰＵ６０からの読出し信号によりメモリ１０ ，１１から読み出されるデータ及びパリティビットを入力し、読出し時に両者の データを比較し、第３のエラー判別信号（図１内の信号Ｃ）を出力する。８０は エラー検出回路で、パリティチェッカ３０，３１とコンパレータ７０からの３個 のエラー判別信号（図１内の信号Ａ，Ｂ，Ｃ）を入力し、エラーを検出し、エラ ー検出時にはＣＰＵ６０に出力するエラー信号をアクティブにする。 ＣＰＵ６０からの書き込みデータとチェッカジェネレータ５０からのパリティ ビットはバッファゲート２０，２１を介し、メモリ１０，１１に書き込まれる。 メモリ１０の読出しデータはパリティチェッカ３０でパリティチェックを実施し 、メモリ１１の読出しデータはパリティチェッカ３１でパリティチェックを実施 し、さらに同時に両者のデータはセレクタ４０とコンパレータ７０に入力される 。セレクタ４０は、（１）このメモリ１０のデータのエラーがない場合はメモリ １０をそのままＣＰＵに出力する。（２）このメモリ１０のデータにエラーがあ った場合はメモリ１１のデータをＣＰＵ６０に出力する。但し、エラー検出回路 ８０からＣＰＵ６０に出力するエラー信号がアクティブである場合はこのデータ は無効とする。

【０００９】 これらにより構成された本考案の動作を説明する。 ＣＰＵ６０の書き込み動作は従来例と同様である。 ＣＰＵ６０からの読出し信号により、（１）パリティチェッカ３０ではメモリ １０から読み出されるデータ及びパリティビットを入力し、読出し時にパリティ チェックを実施し、メモリ１０のデータのエラーの有無を検出し、セレクタ４０ とエラー検出回路８０に第１のエラー判別信号Ａを出力する。（２）パリティチ ェッカ３１ではメモリ１１から読み出されるデータ及びパリティビットを入力し 、読出し時にパリティチェックを実施し、メモリ１１のデータのエラーの有無を 検出し、エラー検出回路８０に第２のエラー判別信号Ｂを出力する。（３）コン パレータ７０では、メモリ１０，１１から読み出されるデータ及びパリティビッ トを入力し、両者のデータを比較し、エラー検出回路８０に第３のエラー判別信 号Ｃを出力する。（４）セレクタ４０では第１のエラー判別信号により、この メモリ１０のデータのエラーがない場合はメモリ１０をそのままＣＰＵに出力す る。このメモリ１０のデータにエラーがあった場合はメモリ１１のデータをＣ ＰＵ６０に出力する。という４種類の動作を同時に行う。 エラー検出回路８０では３個のエラー判別信号Ａ，Ｂ，Ｃを入力し、（１）パ リティチェッカ３０，３１からのエラー判別信号が両者ともにメモリのデータエ ラーを示す場合、（２）パリティチェッカ３０，３１からのエラー判別信号が両 者ともにメモリのデータ正常で、かつコンパレータ７０からエラー判別信号がメ モリ１０とメモリ１１のデータが不一致であることを示す場合の２通りの場合に ＣＰＵ６０に出力するエラー信号をアクティブにする。ＣＰＵ６０はエラー信号 がアクティブであれば、セレクタ４０からのデータを無効にする。 図２（ａ）にエラー検出回路８０の一実施例の回路を示し、図２（ｂ）にその 論理を示す。３個のエラー判別信号（図１内の信号Ａ，Ｂ，Ｃ）は、エラー検出 時、すなわち信号Ａ，Ｂはパリティエラー検出時に、信号Ｃはデータ不一致時に Ｈレベルになるものとする。この時データ誤りはあるが、コンパレータ７０の動 作には誤りのないものとする。 ８１は信号Ａ，Ｂの一致を検出するＥＸＮＯＲ回路、８２は信号Ａ，Ｂ，Ｃの すべてが正常であることを検出するＯＲ回路、８３はＥＸＮＯＲ８１の出力とＯ Ｒ８２の出力のＡＮＤをとるＡＮＤ回路である。図２（ｂ）には信号Ａ，Ｂ，Ｃ の状態別の出力を示した。 尚、以上に説明した動作はＣＰＵからの命令に従いしかるべき同期のとれたも のとする。また、セレクタ４０から出力されるパリティチェッカからのエラー判 別信号は、パリティチェッカ３０からの出力でも、パリティチェッカ３１からの の出力でも、本考案の装置を構成することができる。

【００１０】

【考案の効果】

以上詳細に説明したように、第１及び第２のメモリ部の両方のデータのパリティ チェックと、第１及び第２のメモリ部の両方のデータの比較結果の論理和で、パ リティチェックのみでは見過ごされる２ビットエラーを検出することが可能とな った。

【図面の簡単な説明】

【図１】本考案の構成図である。

【図２】本考案の論理部分の一実施例の回路図である。

【図３】本考案の従来例の構成図である。

【符号の説明】

１０，１１…メモリ、 ２０，２１…バッファゲート、 ３０，３１…パリティチェッカ、 ４０…セレクタ、 ５０…チェッカジェネレータ、 ６０…ＣＰＵ、 ７０…コンパレータ、 ８０…エラー検出回路、 ８１…ＥＸＮＯＲ回路、 ８２…ＯＲ回路、 ８３…ＡＮＤ回路。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】マイクロプロセッサと、データのパリティ
   演算を行いパリティビットを生成するチェッカジェネレ
   ータと、アドレスを共有する第１のメモリ部と第２のメ
   モリ部と、マイクロプロセッサからの書き込みデータ及
   びチェッカジェネレータからのパリティビットを前記第
   １及び第２のメモリ部の両方に伝達して書き込むバッフ
   ァゲートと、マイクロプロセッサからの読出し信号によ
   り前記第１のメモリ部から読み出されるデータ及びパリ
   ティビットを入力し、読出し時にパリティチェックを実
   施し、第１のエラー判別信号を出力する第１のパリティ
   チェッカと、マイクロプロセッサからの読出し信号によ
   り前記第２のメモリ部から読み出されるデータ及びパリ
   ティビットを入力し、読出し時にパリティチェックを実
   施し、第２のエラー判別信号を出力する第２のパリティ
   チェッカと、マイクロプロセッサからの読出し信号によ
   り前記第１及び第２のメモリ部から読み出されるデータ
   及びパリティビットを入力し、読出し時に両者のデータ
   を比較し、第３のエラー判別信号を出力するコンパレー
   タと、上記第１と第２と第３のエラー判別信号を入力
   し、第１と第２のパリティチェッカとコンパレータから
   の３個のエラー判別信号を入力し、上記第１及び第２の
   パリティチェッカが同時にエラーを検出した場合、また
   は上記第１及び第２のパリティチェッカが同時にエラー
   を検出していなくてしかも上記コンパレータが比較デー
   タの不一致を検出した場合に、ＣＰＵに出力するエラー
   信号をアクティブにするエラー検出回路と、上記第１あ
   るいは第２のパリティチェッカからのエラー判別信号と
   第１及び第２のメモリ部の両方の読出しデータを入力
   し、エラー状態に応じて、マイクロプロセッサに第１あ
   るいは第２のメモリのデータを出力するセレクタとを設
   けたことを特徴とする二重化メモリ装置。