JPH02240758A

JPH02240758A - 割込ベクタ制御方式

Info

Publication number: JPH02240758A
Application number: JP6190089A
Authority: JP
Inventors: Kenichi Abo; 阿保　憲一; Wataru Kikuchi; 亘菊池; Kiminari Ogura; 仁成小椋; Tatsuya Yamaguchi; 達也山口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-03-14
Filing date: 1989-03-14
Publication date: 1990-09-25
Anticipated expiration: 2013-09-21
Also published as: JP2802091B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例 ■、実施例と第１図との対応関係 ■、実施例の構成 ■、実施例の動作（ｉ）割込ベクタフェッチサイクル（ｉｉ　）割込レベル出力回路（ｉｉｉ）割込ベクタ出力回路 ■、実施例のまとめ ■０発明の変形態様発明の効果〔概　要〕情報処理装置において、割込先を示す割込ベクタによる
割り込みの制御を行なう割込ベクタ制御方式に関し、回路構成を簡易化すると共に、ベクタフェッチサイクル
の時間を短縮することを目的とし、割り込みを受け付け
る第１処理装置に割込信号を出力する複数の第２処理装
置を接続し、割込信号に応じて第１処理装置が割り込み
を受け付ける割込ベクタ制御方式において、第１処理装
置は、第１周期で、割込信号を受け付けたことを示す第
１応答信号を第２処理装置に出力する出力手段を具え、
第２処理装置のそれぞれは、第２周期で、第１応答信号
に応じて、第１処理装置に対する割り込みの優先順位の
判定を行なう判定手段と、第３周期で、判定手段におけ
る順位判定の結果最高位であれば、割込先を示す割込ベ
クタを第１処理装置に出力する割込ベクタ出力手段とを
具え、第１処理装置は、割込ベクタに応じて割込処理を
実行するように構成される。

〔産業上の利用分野〕

本発明は、情報処理装置において、割込先を示す割込ベ
クタによる割り込みの制御を行なう割込ベクタ制御方式
に関するものである。

〔従来の技術〕

処理装置と複数の入出力制御装置とを共通バスで接続す
る情報処理装置では、複雑なバス制御が行なわれている
。

第５図は、従来の情報処理装置の構成を示す。

図において、この情報処理装置は、処理装置５１０、ｎ
個の入出力制御装置５５１１．５５１！。

・・・、５５１ｆｉを具えている。処理装置５１０と入
出力制御装置５５１のそれぞれは互いに接続されると共
に、３つのバス５８１．５８３および５８５に接続され
ている。

処理装置５１０は、プロセッサ２１１と割込ハンドラ５
１３を具えている。プロセッサ２１１と割込ハンドラ２
１３は接続されている。

以下、この情報処理装置における割り込みの手順を説明
する。動作のタイミングを第６図に示す。

第６図において論理レベル“°１”は信号の出力状態、
論理レベル°“０゛は信号の停止状態である。

例えば入出力制御装置ｆ５５１．から割り込み要求が発
生すると、この割り込み要求（ＩＲＱ）信号２７１は、
プロセッサ２１１に供給される（第６図（ｄ）参照）。

ＩＲＱ信号２７１の受信に応じてプロセッサ２１１は、
割込先のアドレス（割込ベクタ）を要求するベクタフェ
ッチ要求（ＰＵＩＶ）信号２２１（第６図（ａ）参照）
および割込可能なレベルを通知する割込レベルデータ２
２３を割込ハンドラ５１３に出力する。

割込ハンドラ５１３は、ＰＵＩＶ信号２２１に応じてプ
ロセッサ２１１が割込ベクタを要求していることを知り
、割込ベクタをプロセッサ２１１に供給する処理（割込
ベクタフェッチサイクル）を開始する。

割込ハンドラ５１３は、バス５８１にプロセッサ２１１
が出力する割込レベルデータを出力する（第６図（ｅ）
参照）、また、割込応答（ＩＡＣＫ）信号５７５（第６
図（ｆ）参照）およびアドレスストローブ（ＡＤＳ）信
号５７７（第６図（ｇ）参照）をｎ個の入出力制御装置
５５１に対して出力する。

ＩＲＱ信号２７１を出力する入出力制御装置５５１、は
、ＩＡＣＫ信号５７５によって割り込みベクタフェッチ
サイクルであることを知り、バス５８１から割込レベル
データを読み込む。ここで、自装置から出力しているＩ
ＲＱ信号２７１の割込レベルとバス５８１から供給され
る割込可能なレベルが一致するかを比較判定する。

自装置の割込レベルと割込レベルデータから得られる割
込レベルが一致しなければ割込フェッチサイクルは終了
する。

また、複数の入出力制御装置５５１を具えるシステムで
は、同じ割込レベルの入出力制御装置５５１を複数有し
、それらの間では優先順位をつけて使い分けている。

プロセッサ２１１から供給される割込レベルと自装置の
割込レベルが一致すると、同じ割込レベルの入出力制御
装置５５１間における優先順位の比較判定を行なう。

例えばバス５８３はＡ８〜Ａ１５の８個のアドスに対応
するバスであり、同じ割込レベルの８個の入出力制御装
置５５１に対応している。通常、入出力制御装置５５１
は自装置に対応するバス５８３を論理レベル“ｌ”で保
持しており、ＡＤＳ信号５７７を受信すると、これを論
理レベル“０”。

に切り換える。

この論理レベル“０°゛をバス５８３に保持する入出力
制御装置５５１の間で優先順位の高いものが割り込みを
受け付けられる。

自装置の優先順位が低ければ割込フェッチサイクルは終
了する。

割込ハンドラ５１３は、一定時間の間バス５８３を監視
し、論理レベル“０″を検出するとバス５８３に接続さ
れる入出力制御装置５５１からの割り込み処理を行なう
ために割込ベクタの送出を要求するデータストローブ（
ＤＴＳ）信号５７９を出力する（第６図（ｉ）参照）。

入出力制御装置５５１１　は、自装置の優先順位が最も
高ければ、割込ベクタ送出の権利を得、ＤＳＴ信号５７
９に応じてバス５８５に割込先を示す割込ベクタを出力
する（第６図（ｋ）参照）。

また、割込ベクタの出力に応じてアクセス応答（ＡＣＫ
）信号２７３を出力する。。

割込ハンドラ５１３は、ＡＣＫ信号２７３を受信すると
、バス５８５から割込ベクタを得、プロセッサ２１１に
対してアクセス応答（ＤＴＡＣＫ）信号を出力すると共
に、プロセスバス２２７を介してプロセッサ２１１に割
込ベクタを出力する。

また、各入出力制御装置５５１に対して出力している各
種の信号を停止する。

ここで、ベクタフェッチサイクルが終了し、プロセッサ
２１１は割込ベクタに示されるアドレスに割り込みを行
なう。

上述した例では、バス５８３に割込レベルが等しい装置
を最大８個まで接続した例であるが同じ割込レベルの入
出力制御装置５５１が９個以上具えられ、バスに割り当
てられない入出力制御装置５５１が割り込み要求する場
合を第７図に示す。

このような場合には、ＡＤＳ信号５７７が出力されても
バス５８３に接続される入出力制御装置５５１の何れも
バス５８３を論理レベル“０″に切り換えない。

従って、割込ハンドラ５１３はバス５８３を監視する一
定時間が経過すると、バス５８３に接続される入出力制
御装置５５１の何れからも割込ベクタが応答されないこ
とを知り、替わりに固定ベクタをプロセッサ２１１に出
力する。固定ベクタとは、割込ハンドラ５１３に保持さ
れ、例えばＩＲＱ信号２７１を受信したにも関わらず割
込ベクタが供給されない場合に割込先を供給するもので
ある。

プロセッサ２１１は固定ベクタを受信すると、固定ベク
タにしたがって割り込みを行なう。

このようにして、割り込み要求に対する処理を制御して
いた。

〔発明が解決しようとする課題〕

ところで、上述した従来の割込ベクタ制御方式にあって
は、割込ハンドラ５１３は優先順位の判定のために一定
時間の開信号を監視する必要があり、そのための回路が
必要であった。また、割込発生から割込ベクタの応答ま
で、バス制御手順が複雑なためベクタフェッチサイクル
に時間がかかり、回路規模も大きくなるという問題点が
あった。

本発明は、このような点にかんがみて創作されたもので
あり、回路構成を簡易化すると共に、ベクタフェッチサ
イクルの時間を短縮するようにした割込ベクタ制御方式
を提供することを目的としている。

〔課題を解決するための手段〕

ｉ　僅ン工１の　ａ第１図は、本発明の割込ベクタ制御方式の原理ブロック
図である。

図において、複数の第２処理装置１１３から第１処理装
Ｗ１１１に割込信号が出力される。

第１処理装置１１１は、出力手段１１７を具える。

出力手段１１７は、第１周期で、割込信号を受け付けた
ことを示す第１応答信号を第２処理装置１１３に出力す
る。

第２処理装置１１３のそれぞれは、判定手段１１８と割
込ベクタ出力手段１１９とを具える。

判定手段１１Ｂは、第２周期で、第１応答信号に応じて
、第１処理装置１１１に対する割り込みの優先順位の判
定を行なう。

割込ベクタ出力手段１１９は、第３周期で、判定手段１
１Ｂにおける順位判定の結果最高位であれば、割込先を
示す割込ベクタを第１処理装置１１１に出力する。

全体として、第１処理装置１１１は、割込ベクタに応じ
て割込処理を実行するように構成されている。

ｉｉ；１２の請求項１の割込ベクタ制御方式において、第１処理手段
１１１は、割込ベクタが供給されない場合の割込先を示
す所定の値を保持すると共に、割込ベクタが供給されな
ければセットされるフラグを有し、フラグがセットされ
れば、割込ベクタにかえて所定の値を割込先として割込
処理を実行するように構成されている。

１ｉｉ１ン１３の　Ｈ請求項Ｉの割込ベクタ制御方式において、第２処理装置
１１３のそれぞれは、割込先の初期値を保持し、割込先
が未定の場合に、初期値を割込ベクタに設定するように
構成されている。

［作　用］１１）１１の　■ 第２処理装置１１３から第１処理装置１１１に割込信号
が出力されると、第１周期で第１処理装置１１１の出力
手段１１７から第１応答信号が出力される。第１応答信
号に応じて、第２周期で、優先順位の判定が第２処理装
置１１３の判定手段１１８で行なわれる。第３周期で、
優先順位の判定結果に基づいて、割込ベクタが第２処理
装置１１３の割込ベクタ出力手段から出力される。

第１処理装置１１１はこの割込ベクタに応じて割込処理
を実行する。

本発明にあっては、第１周期、第２周期および第３周期
で割り込みの受け付けおよび割込処理の実行を制御する
ので、回路構成を簡易化すると共に、ベクタフェッチサ
イクルの時間を短縮することができる。

ｊ　　　ン工２の　日本発明にあっては、第１処理装置１１１に割込ベクタが
供給されない場合、第１処理装置１１１のフラグがセッ
トされ、割込ベクタにかえて保持する所定の値を割込先
として割込処理を実行するので、回路構成を簡易化、ベ
クタフェッチサイクルの時間の短縮と共に、割込ベクタ
が供給されない場合の誤動作を防止することができる。

ｉｉｉ　　蕾ンＩ３の　日本発明にあっては、割込先が未定の場合、第２処理装置
１１３が保持する初期値を割込ベクタに設定して出力す
るので、回路構成を簡易化、ベクタフエッチサイクルの
時間の短縮と共に、割込ベクタが未定の場合の誤動作を
防止することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の割込ベクタ制御方式を採用した一実
施例の構成を示す。

１、　　　　と　１　との　応ここで、本発明の実施例と第１図との対応関係を示して
おく。

第１処理装置ｆｌ　ｌ　１は、処理装置２１０に相当す
る。

第２処理装置１１３は、入出力制御装置２５１に相当す
る。

出力手段１１７は、プロセッサ２１１１割込レベル出力
回路２１５に相当する。

判定手段１１８は、割込ベクタ出力回路２５３に相当す
る。

割込ベクタ出力手段１１９は、割込ベクタ出力回路２５
３に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

１１、　　　　　（引１底第２図において、本発明実施例の情報処理装置は、処理
装置２１０と、８個の入出力制御装置２５１５，２５１
ｔ、・・・、２５１ａとを具える。８個の入出力制御装
置２５１１，２５１ｚ、・・・、２５１８のそれぞれは
処理装置２１０に接続されるト共に、バス２８１に接続
されている。このバス２８１はアドレス／データの両方
の供給に使用される。

処理装置２１０は、プロセッサ２１１と、所定の時間に
割込レベルデータを出力する割込レベル出力回路２１５
を有する割込ハンドラ２１３とを具える。プロセッサ２
１１と割込ハンドラ２１３は接続されている。

入出力制御装置２５１のそれぞれは、所定の時間に割込
ベクタを出力する割込ベクタ出力回路２５３を具えてい
る。

第３図は、実施例の動作タイミングを示す。

共通バス２８１内のコントロールバスには動作の基準と
なるバスクロック信号が供給されている。

割込ベクタのフェッチは、バスクロツタ信号の１サイク
ルの整数倍を動作クロック信号として行なわれる。例え
ばバスクロック信号の１サイクル単位で動作する。この
１サイクルを動作の進捗に応じて第１スロツト、第２ス
ロツト、・・・と称する。

まず、入出力制御装置２５１１からプロセッサ２１１へ
ＩＲＱ信号２７１が出力される（第３図（ａ）参照）。

第１スロツト（■）の間、プロセッサ２１１はＩＲＱ信
号２７１を受信する。

第２スロツト（■）で、プロセッサ２１１から割込ハン
ドラ２１３へＰＵＩＶ信号２２１が出力される（第３図
（ｂ）参照）。この出力に同期してプロセッサ２１１か
ら割込レベルデータ２２３が出力される。

このＰＵＩＶ信号２２１の出力によって割込ベクタフェ
ッチサイクルが開始される。

第３スロツト（■）で、ＰＵＩＶ信号２２１に応じて割
込ハンドラ２１３から入出力制御装置２５１ヘアクセス
開始（ＡＳ）信号２７５が出力される（第３図（ｅ）参
照）。このＡＳ信号２７５の出力に同期して割込レベル
出力回路２１５（後述する）からバス２８１にプロセッ
サ２１１から供給される割込レベルデータが送出される
（第３図（ｇ）参照）。

第４スロツト（■）で、バス２８１のデータの送信方向
が切り換えられる。

第３スロツト（■）と第４スロツト（■）において、入
出力制御装置２５１１は、ＡＳ信号２７５に応じて優先
順位を判定する。

優先順位の判定は、例えば入出力制御装置２５１１が行
なう。

バス２８１には同じ割込レベルの入出力制御装置２５１
が接続されているものとする。通常入出力制御装置２５
１は自装置に対応するバス２８１を論理レベル“ｌ゛で
保持しており、ＩＲＱ信号２７１を出力した入出力制御
装置２５１は、Ａｓ信号２７５に応じて対応するバス２
８１を論理レベル“０″に切り換えている。

入出力制御装置２５１１は、Ａｓ信号２７５を受信する
と、バス２８１を論理レベル“Ｏ”テ保持し、バス２８
１に他に論理レベル“０″を保持する入出力制御装置２
５１が有るか否かを調べる。

他に論理レベル“０′′を保持する入出力制御装置２５
１があれば、他装置と自装置に割り当てられている値か
ら何れの優先度が高いかを判定する。

このようにして判定した結果、入出力制御装置２５１、
が優先順位を得れば、第５スロツト（■）で、入出力制
御装置Ｅ２５１から割込ハンドラ２１３へＡＣＫ信号２
７３が出力される。また、割込ベクタ出力回路２５３．
（後述する）からＡＣＫ信号２７３に同期してバス２８
１に割込ベクタが送出される。

ＡＣＫ信号２７３に応じて、割込ハンドラ２１３はバス
２８１から割込ベクタを読み込む。

第６スロツト（■）で、割込ハンドラ２１３からプロセ
ッサ２１１へＤＴＡＣＫ信号２２５が出力される。また
、プロセスバス２２７に割込ベクタが送出される。

このようにしてクロックサイクルに基づいて入出力制御
装置２５１からの要求に対する処理が終了する。

本実施例では、バス２８１に同じ割込レベルの８個の入
出力制御装置２５１を接続しており、プロセッサ２１１
がＩＲＱ信号２７１を受信すると必ず割込ベクタが返さ
れる。しかし、信号伝送上のエラー等によってプロセッ
サ２１１がＩＲＱ信号２７１を受信しながら、割込ベク
タが供給されない場合も起こり得る。

このような場合には、割込ハンドラ２１３に予め割込ベ
クタが供給されない場合の割込先を示す固定ベクタを設
定しておき、割込ベクタが供給されなければ、この固定
ベクタをプロセッサ２１１に出力する。プロセッサ２１
１は固定ベクタにしたがって割り込みを実行する。

この固定ベクタは、割込ベクタが供給されない場合以外
にも、システム運用上の幾つかの場合に対応して使用さ
れることがある。

従って、他の処理に同じ固定ベクタを使用するシステム
においては、割込ハンドラ２１３に割込ベクタの供給の
有無を格納する領域を設け、割込ベクタの供給がない場
合、この領域にフラグを立て、プロセッサ２１１はフラ
グから固定ベクタが割込ベクタの代替であることを認識
し、割込処理を実行するようにする必要がある。

また、割り込みが発生しても入出力制御装置１２５１に
割込ベクタが未設定の場合（例えば情報処理装置の起動
時のエラー発生等）、各入出力制御装置２５１が割込ベ
クタの初期値を保持し、この初期値を割込ベクタに設定
し、Ａｓ信号２７５に応じてこの割込ベクタを送出する
。

ｊ　　υ゛入レしベ　　ロ第４図（ａ）は、Ａｓ信号２７５に同期して割込レベル
データをバス２８１に送出する割込レベル出力回路２１
５の構成を示す。

図において、割込レベル出力回路２１５は、アクセス要
求回路４１１とドライバ４１３とを具える。

バスクロック信号は、アクセス要求回路４１１に入力さ
れている。

ＩＲＱ信号２７１を受信すると、プロセッサ２１１から
ＰＵＩＶ信号２２１がアクセス要求回路４１１に供給さ
れる。

ＰＵＩＶ信号２２１のアクセス要求回路４１１への供給
に同期して、ドライバ４１３の入力端子にはプロセッサ
２１１から割込レベルデータ２２３が供給される。

アクセス要求回路４１１は、ＰＵＩＶ信号２２１とバス
クロック信号に基づいて第３スロツト（■）になると論
理レベル“ｌ”のＡｓ信号２７５をバス２８１に出力す
る。また、Ａｓ信号２７５は、ドライバ４１３の制御端
子に反転入力される。

ドライバ４１３は、制御端子にＡｓ信号２７５が供給さ
れるとバス２８１に割込レベルデータを出力する。

第４スロツト（■）になると、Ａｓ信号２７５は論理レ
ベル“０”になり、これに応じて割込レベルデータの出
力は停止される。

従って、Ａｓ信号２７５に同期して割込レベルデータ２
２３がバス２８１に送出される。

Ｌｌ！Ｌｊベクタ　　ロ第４図（ｂ）は、Ａｓ信号２７５を受信して、３スロツ
ト目にＡＣＫ信号２７３を送出する割込ベクタ出力回路
２５３を示す。

図において、割込ベクタ出力回路２５３は、インバータ
４５１．２つのＤ−ＦＦ４５３，４５５゜論理積回路４
５７２割込レベル判定回路４６１゜ドライバ４６３を具
える。

バスクロック信号は、インバータ４５１を介してＤ−Ｆ
Ｆ４５３．４５５のクロック入力端子Ｃに入力（反転入
力）される。Ａｓ信号２７５はＤ−ＦＦ４５３の入力端
子りに入力される。Ｄ−ＦＦ４５３の出力端子Ｑの出力
はＤ−ＦＦ４５５の入力端子りに入力される。Ｄ−ＦＦ
４５５の出力端子Ｑの出力は論理積回路４５７に供給さ
れる。

バス２８１から供給される割込レベルデータは割込レベ
ル判定回路４６１に入力される。割込レベル判定回路４
６１には、バス２８１から各入出力制御装置２５１がバ
ス２８１に出力している情報も入力される。この情報は
Ａｓ信号２７５に応じて切り替わる論理レベルである（
（ｉ）割込ベクタフェッチサイクルの優先順位の判定で
記述した）。割込レベル判定回路４６１は、論理レベル
“０”を保持する入出力制御装置２５１を検出し、同じ
割込レベルの入出力制御装置２５１間の優先順位を判定
する。結果は通知信号４６５として論理積回路４５７に
出力される。通常、通知信号４６５は、例えば論理レベ
ル“０”である。

入出力制御装置２５１１の優先順位が最も高い場合に、
割込レベル判定回路４６１は、割込可能を通知する通知
信号４６５を論理レベル“１”にして論理積回路４５７
に供給する。また、割込ベクタをドライバ４６３に出力
する。

論理積回路４５７の出力はＡＣＫ信号２７３として出力
されると共に、ドライバ４６３の制御端子に入力される
。

ドライバ４６３は、ＡＣＫ信号２７３がドライバ４６３
の制御端子に供給されると割込ベクタをバス２８１に送
出する。

Ａｓ信号２７５の立ち下がりに応じてＡＣＫ信号２７３
も立ち下がり、これに同期して割込ベクタの出力が停止
する。

このようにして、ＡＣＫ信号２７３と同期して割込ベク
タを出力することができる。

■　　　　の　とめこのようにして、ＩＲＱ信号２７１が送出されると、バ
スクロック信号に基づいて、最初のスロットでプロセッ
サ２１１は、ＰＵＩＶ信号２２１゜割込レベルデータ２
２３を同期して出力する。続くスロットでＰＵＩＶ信号
２２１に応じて、割込ハンドラ２１３は、Ａｓ信号２７
５および割込レベルデータをバス２８１に出力する。Ａ
ｓ信号２７５に応じて入出力制御装置２５１は優先順位
の判定を行なう。優先順位判定の結果、最高位であれば
次のスロットで入出力制御装置２５１からＡＣＫ信号２
７３および割込ベクタの送出を行なう。

従来は割込ハンドラ２１３にＡＤＳ信号５７７゜ＩＡＣ
Ｋ信号５７９に対する入出力制御装置２５１の応答を監
視する監視回路を設けて、応答を確認した後に優先順位
の判定を行なっていたが、本実施例では所定のスロット
になるとＡｓ信号２７５に応じて優先順位が判定される
。従って、この監視回路が不要となる。また、スロット
単位で動作するために制御信号の数を低減できるので複
雑なバス制御が簡略でき、回路構成を簡易化すると共に
、ベクタフェッチサイクルの時間を短縮することが可能
となる。

■　　　の・ノなお、ｒｌ、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、本発
明はこれに限られることはなく、各種の変形態様がある
ことは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、請求項１の発明によれば、第１周期、
第２周期および第３周期で割り込みの受け付けおよび割
込処理の実行を制御するので、回路構成を簡易化すると
共に、ベクタフェッチサイクルの時間を短縮することが
できる。

請求項２の発明によれば、第１処理装置に割込ベクタが
供給されない場合、第１処理装置のフラグがセットされ
、割込ベクタにかえて保持する所定の値を割込先として
割込処理を実行するので、回路構成の簡易化、ベクタフ
ェックサイクルの時間の短縮と共に、割込ベクタが供給
されない場合の誤動作を防止することができる。

請求項３の発明によれば、割込先が未定の場合、第２処
理装置が保持する初期値を割込ベクタに設定して出力す
るので、回路構成の簡易化、ベクタフェックサイクルの
時間の短縮と共に、割込ベクタが未定の場合の誤動作を
防止することができる。

【図面の簡単な説明】

第１図は本発明の割込ベクタ制御方式の原理ブロック図
、第２図は本発明の実施例の構成図、第３図は本発明の実施例のタイミング図、第４図は実施
例の構成図、第５図は従来例の構成図、第６図は従来例のタイミング図、第７図は従来例のタイミング図である。図において、１１１は第１処理装置、１１３は第２処理装置、１１７は出力手段、１１Ｂは判定手段、１１９は割込ベクタ出力手段、２１０．５１０は処理装置、２１１はプロセッサ、２１３．５１３は割込ハンドラ、２２１はＰＵＩＶ信号、２２３は割込レベルデータ、２２５はＤＴＡＣＫ信号、２２７はプロセスバス、２５１．５５１は入出力制御装置、２７１はＩＲＱ信号、２７３はＡＣＫ信号、２８１．５８１，５８３，５８５はバス、４１１はアク
セス要求回路、４１３．４６３はドライバ、４５１はインバータ、４５３．４５５はＤ−ＦＦ。４５７は論理積回路、４６１は割込レベル判定回路である。不発９月Ｑ乃ｐ玉里ブ０ツク図第１図（ａ）第図

Claims

【特許請求の範囲】

（１）割り込みを受け付ける第１処理装置（１１１）に
割込信号を出力する複数の第２処理装置（１１３）を接
続し、前記割込信号に応じて前記第１処理装置（１１１
）が割り込みを受け付ける割込ベクタ制御方式において
、前記第１処理装置（１１１）は、第１周期で、前記割込信号を受け付けたことを示す第１
応答信号を前記第２処理装置（１１３）に出力する出力
手段（１１７）を具え、前記第２処理装置（１１３）のそれぞれは、第２周期で
、前記第１応答信号に応じて、前記第１処理装置（１１
１）に対する割り込みの優先順位の判定を行なう判定手
段（１１８）と、第３周期で、前記判定手段（１１８）
における順位判定の結果最高位であれば、割込先を示す
割込ベクタを前記第１処理装置（１１１）に出力する割
込ベクタ出力手段（１１９）とを具え、前記第１処理装
置（１１１）は、前記割込ベクタに応じて割込処理を実
行するように構成したことを特徴とする割込ベクタ制御
方式。
（２）前記第１処理手段（１１１）は、前記割込ベクタ
が供給されない場合の前記割込先を示す所定の値を保持
すると共に、前記割込ベクタが供給されなければセット
されるフラグを有し、前記フラグがセットされれば、前
記割込ベクタにかえて前記所定の値を前記割込先として
割込処理を実行するように構成したことを特徴とする請
求項１記載の割込ベクタ制御方式。
（３）前記第２処理装置（１１３）のそれぞれは、前記
割込先の初期値を保持し、前記割込先が未定の場合に、
前記初期値を前記割込ベクタに設定するように構成した
ことを特徴とする請求項１記載の割込ベクタ制御方式。