JPH02240900A - 試験機能を備えたランダムアクセスメモリ - Google Patents
試験機能を備えたランダムアクセスメモリInfo
- Publication number
- JPH02240900A JPH02240900A JP1062771A JP6277189A JPH02240900A JP H02240900 A JPH02240900 A JP H02240900A JP 1062771 A JP1062771 A JP 1062771A JP 6277189 A JP6277189 A JP 6277189A JP H02240900 A JPH02240900 A JP H02240900A
- Authority
- JP
- Japan
- Prior art keywords
- data
- logic
- test
- memory
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に試験機能を有する
ランダムアクセスメモリに関する。
ランダムアクセスメモリに関する。
近年の半導体記憶装置はへ集積化により大きな記憶容量
を実現しているが、記憶容量の増大に伴い試験＆ｉＳ間
の増加も無視できなくなり、これを解決する一つの手段
としてチップ内に多ビット同時測定を可能とする試験機
能を有する試験機能付きランダムアクセスメモリが開発
されている。かかる多ビット測定においては例えばメモ
リに４ビット同時に測定データを＾込み、これを再び読
出して元のデータと比較することによりその動作が試験
される。かかる方法によれば多ビット同時に試験するた
め従来の１ビットずつ試験する方法に比べて試験に要す
る時間が大幅に短縮される。
を実現しているが、記憶容量の増大に伴い試験＆ｉＳ間
の増加も無視できなくなり、これを解決する一つの手段
としてチップ内に多ビット同時測定を可能とする試験機
能を有する試験機能付きランダムアクセスメモリが開発
されている。かかる多ビット測定においては例えばメモ
リに４ビット同時に測定データを＾込み、これを再び読
出して元のデータと比較することによりその動作が試験
される。かかる方法によれば多ビット同時に試験するた
め従来の１ビットずつ試験する方法に比べて試験に要す
る時間が大幅に短縮される。
第５図は従来の多ビット同時測定が可能な試験機能を有
するランダムアクセスメモリの構成を示す。
するランダムアクセスメモリの構成を示す。
図示の例では各メモリセルは４ピッ−・ずつ複数のメ〔
リセルブロック１０ａ、１０ｂに分割され、各メモリセ
ルブロックのデータバス対ＤＢφ。
リセルブロック１０ａ、１０ｂに分割され、各メモリセ
ルブロックのデータバス対ＤＢφ。
ＤＢφ、ＤＢｌ、ＤＢｌ、ＣＢ２．ＣＢ２゜ＣＢ３．０
Ｂ３はそれぞれ周知のセンスバッファ１１φ、１１ ．
１１２．１１．を介して共通４バス対Ｃ８φ、ＣＢφ、
ＣＢ１．ＣＢ１．ＣＢ２゜ＣＢ２．Ｃｌ３３．σπゴに
接続される。これらの共通バス対は出力デ」−ダ１２の
第１〜第４ビットに対応する入力端子ＩＮφ〜ＩＮ３に
接続され、出力デ」−ダ１２は後で説明するように−の
共通バス対を選択的に出力線対ＤＬ、ＯＬに接続する。
Ｂ３はそれぞれ周知のセンスバッファ１１φ、１１ ．
１１２．１１．を介して共通４バス対Ｃ８φ、ＣＢφ、
ＣＢ１．ＣＢ１．ＣＢ２゜ＣＢ２．Ｃｌ３３．σπゴに
接続される。これらの共通バス対は出力デ」−ダ１２の
第１〜第４ビットに対応する入力端子ＩＮφ〜ＩＮ３に
接続され、出力デ」−ダ１２は後で説明するように−の
共通バス対を選択的に出力線対ＤＬ、ＯＬに接続する。
出力線対ＤＬ、ＯＬに出力された相補的な出力データは
トランジスタＤＱφ１．ＤＱφ２よりなる出力変換回路
１３を介して出力信号り。ｕｔとして取出される。
トランジスタＤＱφ１．ＤＱφ２よりなる出力変換回路
１３を介して出力信号り。ｕｔとして取出される。
また、各共通バス線ＣＢφ、ＣＢ１．ＣＢ２゜ＣＢ３は
ノードＮφ、Ｎ、、Ｎ２．Ｎ３において分岐して判定回
路１４のＡＮＤゲート１４８に接続される。同様に、共
通バスａＣ８φ、ＣＢ１゜において分岐して判定回路１
４のＡＮＤゲート１４ｂに１ｉ続される。さらに、ＡＮ
Ｄゲート１４ａ及び１４ｂの出力は相補的なアストデー
タ対として出力デコーダ１２の第５ビット目の入力端子
ＩＮ ｒＥｓ 丁し’ＫＩｌｉデータバスＣ’ｒＢ、Ｃ
’ｒＢを介して供給される。そこで、試験のためメモリ
セルブロック１０ａの各ビットにデータ［１１を出込み
これを再び読出した場合、記憶装置が正しく動０してい
れば判定回路１４のＡＮＤゲート１４ａにはノードＮφ
、Ｎ、、Ｎ２．Ｎ３より全て値が［１１のテストデータ
が、またＡＮＤゲート１４が［０１のテストデータが供
給され、そのＩＡ！Ｊ！出力デコーダ１２には試験デー
タバスＣＴＢより埴［１１の１ストデータがまた試験デ
ータバＣＴＢより（ｔｌｒＯＪのテストデータが供給さ
れる。試験中には出力デコーダ１２に試験モード指定デ
ータφＴ［ＳＴが供給され、その結宋出力アコーダ１２
の出ツノ線ＤＬに狛「１１のデータがＤ］−に１ｉＩｌ
ｌｉｒ０１のデータが出力される。これらのデータは出
力変換回路１３を通され、値１１」のデータが出力信号
り。ｏｌとして取出される。
ノードＮφ、Ｎ、、Ｎ２．Ｎ３において分岐して判定回
路１４のＡＮＤゲート１４８に接続される。同様に、共
通バスａＣ８φ、ＣＢ１゜において分岐して判定回路１
４のＡＮＤゲート１４ｂに１ｉ続される。さらに、ＡＮ
Ｄゲート１４ａ及び１４ｂの出力は相補的なアストデー
タ対として出力デコーダ１２の第５ビット目の入力端子
ＩＮ ｒＥｓ 丁し’ＫＩｌｉデータバスＣ’ｒＢ、Ｃ
’ｒＢを介して供給される。そこで、試験のためメモリ
セルブロック１０ａの各ビットにデータ［１１を出込み
これを再び読出した場合、記憶装置が正しく動０してい
れば判定回路１４のＡＮＤゲート１４ａにはノードＮφ
、Ｎ、、Ｎ２．Ｎ３より全て値が［１１のテストデータ
が、またＡＮＤゲート１４が［０１のテストデータが供
給され、そのＩＡ！Ｊ！出力デコーダ１２には試験デー
タバスＣＴＢより埴［１１の１ストデータがまた試験デ
ータバＣＴＢより（ｔｌｒＯＪのテストデータが供給さ
れる。試験中には出力デコーダ１２に試験モード指定デ
ータφＴ［ＳＴが供給され、その結宋出力アコーダ１２
の出ツノ線ＤＬに狛「１１のデータがＤ］−に１ｉＩｌ
ｌｉｒ０１のデータが出力される。これらのデータは出
力変換回路１３を通され、値１１」のデータが出力信号
り。ｏｌとして取出される。
一方、メモリセルブロック１０の中のいずれかのビット
へのま込み／読出し動作が正しく行われていない場合、
ノードＮφ・〜Ｎ３のうちのいｆれかのレベルが［０，
１に、あるいはノードＮφ・−Ｎ３のうつのいずれかの
レベルが１１１になる。
へのま込み／読出し動作が正しく行われていない場合、
ノードＮφ・〜Ｎ３のうちのいｆれかのレベルが［０，
１に、あるいはノードＮφ・−Ｎ３のうつのいずれかの
レベルが１１１になる。
その結果、ＡＮＤゲート１４ａ、１４ｂの出ｈ １４い
ずれも「０．」となり出力デコーダ１２は出ｈＦ１ＤＬ
、ＤＬ上にいずれも値［０１のデータを出力し、出力９
操回路１３の出力は浮動状態、換言すれば＾インピーダ
ンス状態となる。
ずれも「０．」となり出力デコーダ１２は出ｈＦ１ＤＬ
、ＤＬ上にいずれも値［０１のデータを出力し、出力９
操回路１３の出力は浮動状態、換言すれば＾インピーダ
ンス状態となる。
同様に、メモリセルにｆｌｉｌＯＪを占込み読出す試験
も可能である。この場合の動ｎは蛤［１１を１込み読出
す試験の場合から容易に類推されるので説明を省略する
。。
も可能である。この場合の動ｎは蛤［１１を１込み読出
す試験の場合から容易に類推されるので説明を省略する
。。
第６図は出力デコーダの具体的構成を示す回線図である
。図中、第１ピツトの入力端）ＩＮφにはデータバスＣ
［３φ、ＣＢφが接続され、ＣＢφ。
。図中、第１ピツトの入力端）ＩＮφにはデータバスＣ
［３φ、ＣＢφが接続され、ＣＢφ。
ＣＯφを介して供給されたデータはそれぞれトランス７
２ゲート丁ｒφ、Ｔ【φを通った後インバータＩＮＶ１
及びＩＮＶ２、又はインバータＩ ＮＶ３及びＩ ＮＶ
４を通ッテ出力線対ＤＬ。
２ゲート丁ｒφ、Ｔ【φを通った後インバータＩＮＶ１
及びＩＮＶ２、又はインバータＩ ＮＶ３及びＩ ＮＶ
４を通ッテ出力線対ＤＬ。
０１に出力される。
同様に、第２ビット、第３ビット及び第４ビットに対応
する入力端子ＩＮ１．ＩＮ２．１Ｎ３にはそれぞれバス
ＣＢ１及びＣａ１．ＣＢ２及びＣＢ２．Ｃａ３及びＣａ
３が接続され、これらのバスに供給された各ビットの相
補的データ対はそれぞれトランス７７ゲードｒｒ１及び
Ｔｒｉ。
する入力端子ＩＮ１．ＩＮ２．１Ｎ３にはそれぞれバス
ＣＢ１及びＣａ１．ＣＢ２及びＣＢ２．Ｃａ３及びＣａ
３が接続され、これらのバスに供給された各ビットの相
補的データ対はそれぞれトランス７７ゲードｒｒ１及び
Ｔｒｉ。
Ｔｒ２及びｒｒ２．Ｔｒ３及びｒｒ３を通った後第１ビ
ットの場合と同様に出力線対Ｄ１．．ＤＩに出力される
。
ットの場合と同様に出力線対Ｄ１．．ＤＩに出力される
。
さらに、出力デ」−ダ１２は入力端？−ＩＮｒＥＳＴを
ｈし試験データバスＣＴＢ、ＣＴ１３を接続される。デ
ータバスＣｒＢ、ＣｒＢを介して供給される相補的テス
トデータの対はトランスファゲートＴｒＴ、ＴｒＴを通
された後他のビットと同様に出力線対０１．Ｄｉに出力
される。
ｈし試験データバスＣＴＢ、ＣＴ１３を接続される。デ
ータバスＣｒＢ、ＣｒＢを介して供給される相補的テス
トデータの対はトランスファゲートＴｒＴ、ＴｒＴを通
された後他のビットと同様に出力線対０１．Ｄｉに出力
される。
各ビットの］・ランスノアゲート、すなわちＴｒＴはそ
れぞれ各ビットの制ｍ信号φφ、φ１φ２．φ３及びφ
ＴＥＳＴにより選択的に開閉され、例えば第１ピツトの
ｉｊ１Ｍμ信号φφがトランジスタＴｒφ、Ｔｒφに供
給されるとデータバスＣＢφ。
れぞれ各ビットの制ｍ信号φφ、φ１φ２．φ３及びφ
ＴＥＳＴにより選択的に開閉され、例えば第１ピツトの
ｉｊ１Ｍμ信号φφがトランジスタＴｒφ、Ｔｒφに供
給されるとデータバスＣＢφ。
ＣＢφのデータが出力線対ｏｔ、ｏｔに出力される。。
特に、記憶装４の試験を行う場合には’ａ）Ｉ ＩＩＩ
信号φｙｒｓｉがトランスファゲートＴｒＴ及び”ｒｒ
Ｔを構成するＭＯＳトランジスタのゲートに供給され、
データバスＣＴＢ及びＣＴａ上のデータが出力線対Ｄ［
及びＤしに供給される。ただし、トランスファゲートを
開閉する制御信号の供給は選択的に行われ、例えばビッ
トφのｔＩＩＪＩＩＩ信号φφがトランスファゲート■
ｒφ、Ｔｒφに供給されている場合には他のトランジス
タにはＭｉｌｌ信号は供給されない、同様にｔＩ４ｔｌ
信号φＴ［ＳＴがトランスファゲートＴｒＴ、ＴｒＴに
供給されている場合には他のＩｌｌ信号が他のトランス
７２ゲートに供給されることはない。
信号φｙｒｓｉがトランスファゲートＴｒＴ及び”ｒｒ
Ｔを構成するＭＯＳトランジスタのゲートに供給され、
データバスＣＴＢ及びＣＴａ上のデータが出力線対Ｄ［
及びＤしに供給される。ただし、トランスファゲートを
開閉する制御信号の供給は選択的に行われ、例えばビッ
トφのｔＩＩＪＩＩＩ信号φφがトランスファゲート■
ｒφ、Ｔｒφに供給されている場合には他のトランジス
タにはＭｉｌｌ信号は供給されない、同様にｔＩ４ｔｌ
信号φＴ［ＳＴがトランスファゲートＴｒＴ、ＴｒＴに
供給されている場合には他のＩｌｌ信号が他のトランス
７２ゲートに供給されることはない。
ところで、かかる従来のテスト機能付きランダムアクセ
スメモリにおいては試Ｍ時に例えばメモリセル１０ａか
ら読出されるデータが共通バス線ＣＢφ〜ＣＢ３より分
岐して判定回路１４を経た後出力デコーダ１２に送られ
る構成を有するため、判定四路１４を経由する分だ４７
通常動作時と比べてデータの読出しないしアクせスにｄ
れが１じる問題点がある。このため、アクセス時間の測
定を含むようなメモリの動作試験においては上記の試験
回路構成は使用することができない問題点が生じる。換
言すれば、かかる試験回路構成においては通常！ｌｌ伯
時のメモリアクセス時間と試験動作時のメモリアクセス
時間とが異なってしまい、メモリの読出し時におけるア
クセス時間の試験を行うことができない。
スメモリにおいては試Ｍ時に例えばメモリセル１０ａか
ら読出されるデータが共通バス線ＣＢφ〜ＣＢ３より分
岐して判定回路１４を経た後出力デコーダ１２に送られ
る構成を有するため、判定四路１４を経由する分だ４７
通常動作時と比べてデータの読出しないしアクせスにｄ
れが１じる問題点がある。このため、アクセス時間の測
定を含むようなメモリの動作試験においては上記の試験
回路構成は使用することができない問題点が生じる。換
言すれば、かかる試験回路構成においては通常！ｌｌ伯
時のメモリアクセス時間と試験動作時のメモリアクセス
時間とが異なってしまい、メモリの読出し時におけるア
クセス時間の試験を行うことができない。
本発明は上記の点に鑑みなされたもので、試験ｌ＆ｎ峙
においても通常動作時においても同等の時間でアクセス
することのできるランダムアクセスメモリを提供するこ
とを目的とする３゜〔課題を解決するための１段〕 第１図は本発明Ｍ釣の原理図を示す、。
においても通常動作時においても同等の時間でアクセス
することのできるランダムアクセスメモリを提供するこ
とを目的とする３゜〔課題を解決するための１段〕 第１図は本発明Ｍ釣の原理図を示す、。
１ｉｉ１図中、メモ９１段１は多ビットデータを書込ま
れると共にまた続出される。
れると共にまた続出される。
論理手段２はメｔす１段１より読出された多ビットデー
タに所定論ＩＩＰＰＦ４ワを加えて共通バス手段３へ出
力する。
タに所定論ＩＩＰＰＦ４ワを加えて共通バス手段３へ出
力する。
判定論理手段４はメモリ手段１より多ビット同時測定の
ための多ビット試験データを供給されてメモリ手段中に
おける占込み／浸出し！＃Ｉｎが正しく行われているか
否かをあらわすｆｉｌ定信号を判定信号バス・１段に出
力する。
ための多ビット試験データを供給されてメモリ手段中に
おける占込み／浸出し！＃Ｉｎが正しく行われているか
否かをあらわすｆｉｌ定信号を判定信号バス・１段に出
力する。
ただし、論理手段１中における論理演専の時間と判定論
理（段中における論理演韓の時間とは相ｎに等しくされ
る。
理（段中における論理演韓の時間とは相ｎに等しくされ
る。
〔０用〕
本発明によればデータがメモリ手段から共通バス線上に
読出される際に加えられる論理演祢の回数とメモリ手段
から読出された多ビット試験データが判定論理手段で判
定され判定信号が形成される際の論理演棹の回数とが等
しくされるため、通常勤ｆ１ｖ１と試験動ｎ時とで半導
体記ｔａ装置のアクレス時間が同一となり、アクセス部
内の測定を６含めたランダムアクセスメモリの機能試験
を行うことが司能になる。
読出される際に加えられる論理演祢の回数とメモリ手段
から読出された多ビット試験データが判定論理手段で判
定され判定信号が形成される際の論理演棹の回数とが等
しくされるため、通常勤ｆ１ｖ１と試験動ｎ時とで半導
体記ｔａ装置のアクレス時間が同一となり、アクセス部
内の測定を６含めたランダムアクセスメモリの機能試験
を行うことが司能になる。
第２図は本発明一実施例による試験機能を有するランダ
ムアクセスメモリの構成を丞す回路図である。図中、メ
モリセルブ［１ツク２０ａ、２０ｂは第５図のメモリセ
ルブロック１０ａ、１０ｂと同様な４ピツトメモリセル
ブロツクであり、相補的データバスはＤＢφ及びＤＢφ
、ＤＢｌ及びＬ）［３１，１）Ｂ２及びＣＢ２．０Ｂ３
及びＬ）Ｂ３がそれぞれセンスバッファ１１φ、１１１
，１１２゜１１３と同様なセンスバッフ？２１φ、２１
１゜２１２．２１３を介して共通データバスＣ［３φ及
びＣＢφ、ＣＢ１及びＣＢＩ、ＣＢ２及びＣＢ２゜Ｃ［
３３及びＣＢ３に接続される。これらの共通データバス
は第５図の出力デコーダ１２及び出力変換１１３と同様
な出力デコーダ２２及び出力変換器２３を介して出力信
号り。ｕｔとして取出される。。
ムアクセスメモリの構成を丞す回路図である。図中、メ
モリセルブ［１ツク２０ａ、２０ｂは第５図のメモリセ
ルブロック１０ａ、１０ｂと同様な４ピツトメモリセル
ブロツクであり、相補的データバスはＤＢφ及びＤＢφ
、ＤＢｌ及びＬ）［３１，１）Ｂ２及びＣＢ２．０Ｂ３
及びＬ）Ｂ３がそれぞれセンスバッファ１１φ、１１１
，１１２゜１１３と同様なセンスバッフ？２１φ、２１
１゜２１２．２１３を介して共通データバスＣ［３φ及
びＣＢφ、ＣＢ１及びＣＢＩ、ＣＢ２及びＣＢ２゜Ｃ［
３３及びＣＢ３に接続される。これらの共通データバス
は第５図の出力デコーダ１２及び出力変換１１３と同様
な出力デコーダ２２及び出力変換器２３を介して出力信
号り。ｕｔとして取出される。。
第２図の装置では、試験時にはメモリセルブロック２０
ａから例えばデータバスＤＢφ、ＤＢφ上に読出された
データは後程■細に説明するよ）にセンスバッフ？２１
φの内部で分岐して取出され、データ判定回路２４へ供
給される１、データ判定回路２４は第３図に示すように
センスバッフ７２１φ、２１ ．２１ ．２１３から分
岐したデ−タバスＸＤＢφ、ＸＤＢ１．ＸＤＢ２．ＸＣ
Ｂ３に接続されたＮＡＮＤゲート３０及び同じくセンス
バラ−ノア２１φ、２１ ．２１２．２１３から分岐し
たデータバスＸＤＢφ、ＸＤＢＩ。
ａから例えばデータバスＤＢφ、ＤＢφ上に読出された
データは後程■細に説明するよ）にセンスバッフ？２１
φの内部で分岐して取出され、データ判定回路２４へ供
給される１、データ判定回路２４は第３図に示すように
センスバッフ７２１φ、２１ ．２１ ．２１３から分
岐したデ−タバスＸＤＢφ、ＸＤＢ１．ＸＤＢ２．ＸＣ
Ｂ３に接続されたＮＡＮＤゲート３０及び同じくセンス
バラ−ノア２１φ、２１ ．２１２．２１３から分岐し
たデータバスＸＤＢφ、ＸＤＢＩ。
ＸＣＢ２．ＸＣＢ３に：ｌＩＭさｔしたＮＡＮＤゲート
３１を含み、ゲート３０の出力はインバータ３２及びト
ランスファゲート３４を介して試験データバスＣＢＴに
、またゲート３１の出力はインバータ３３及びトランス
フ２ゲート３５を介して試験データバスＣＯＴに供給さ
れる。試験データバスＣＢＴ、ＣＢ丁は第５１ｊＡの例
と同様に、出力デ」−ダ１２のＩ ＮＴＥＳＴ入力端子
に接続される。
３１を含み、ゲート３０の出力はインバータ３２及びト
ランスファゲート３４を介して試験データバスＣＢＴに
、またゲート３１の出力はインバータ３３及びトランス
フ２ゲート３５を介して試験データバスＣＯＴに供給さ
れる。試験データバスＣＢＴ、ＣＢ丁は第５１ｊＡの例
と同様に、出力デ」−ダ１２のＩ ＮＴＥＳＴ入力端子
に接続される。
第４図は第２図１！置で使われるセンスバッフＩ２１φ
・−２１３のうらの−の回路図である。センスパッツ？
２１φ〜２１３はいずれも同一構成であるため、以下の
説明では第１ビットのデータバスＤＢφ、ＤＢφと協働
するセンスバッフ？２１φについてのみ説明し、他のセ
ンスバッフノ？に関する説明は省略する。センスバッフ
ァ２１φ自体は周知のものであり、データバスＤ８φ及
びＤＢφの間に形成されたセンスアンプ部ＳＡと、セン
スアンプ部Ｓ△から延ａするデータバスＤ Ｂφに直列
接続された第１及び第２のインバータ４０゜４１及びデ
ータバスＤＢφに直列接続された第３及び第４のインバ
ータ４２．４３と、インバータ４１とデータバスＣ［３
φの間に挿入されたトランスファゲート４４と、インバ
ータ４３とデータバスＣ８φの間に挿入されたトランス
ファゲート４５とを含む。
・−２１３のうらの−の回路図である。センスパッツ？
２１φ〜２１３はいずれも同一構成であるため、以下の
説明では第１ビットのデータバスＤＢφ、ＤＢφと協働
するセンスバッフ？２１φについてのみ説明し、他のセ
ンスバッフノ？に関する説明は省略する。センスバッフ
ァ２１φ自体は周知のものであり、データバスＤ８φ及
びＤＢφの間に形成されたセンスアンプ部ＳＡと、セン
スアンプ部Ｓ△から延ａするデータバスＤ Ｂφに直列
接続された第１及び第２のインバータ４０゜４１及びデ
ータバスＤＢφに直列接続された第３及び第４のインバ
ータ４２．４３と、インバータ４１とデータバスＣ［３
φの間に挿入されたトランスファゲート４４と、インバ
ータ４３とデータバスＣ８φの間に挿入されたトランス
ファゲート４５とを含む。
先にも説明したように、センスアンプ部ＳＡにおいては
データバスＸＤＢφ、ＸＤ８φがデータバスＤＢφ、Ｄ
Ｂφから分岐し、判定回路ＡＮＤゲート３０．３１に接
続される。この分岐は２段に縦続接続されたインバータ
４０．４１あるいはインバータ４２．４３のセンスアン
プ側の佼δ、換古すれば共通バスＣＢφ、ＣＢφから遠
い側の４０１においてなされる。同様に、データバスＸ
ＤＢ１．ＸＤＢＩ、ＸＤＢ２．ＸＩ）８２゜ＸＣＢ３．
ＸＤ１３３が対応ｔ６デー’５１０１３１゜ＤＢＩ、Ｃ
Ｂ２．ＣＢ２．ＣＢ３．０１３３から分岐する分岐点も
対応するデータバス十のインバータ（図示ｔ！ ｆ）の
センスアンプ側に設けられる１゜次に第２図の装置のｅ
負を説明する。通常動作時においてはメモリセル２０ａ
よりデータバスＤＢφ、Ｄ［３φを通って読出されたデ
ータは第４図のセンスバッフ？２１φのセンスアンプ部
ＳＡで増幅された後インバータ４０及び４１．４２及び
４３を通され、さらにトランスファゲート４４゜４５を
通って共通データバスＣＢφ及びＣＢφに供給される。
データバスＸＤＢφ、ＸＤ８φがデータバスＤＢφ、Ｄ
Ｂφから分岐し、判定回路ＡＮＤゲート３０．３１に接
続される。この分岐は２段に縦続接続されたインバータ
４０．４１あるいはインバータ４２．４３のセンスアン
プ側の佼δ、換古すれば共通バスＣＢφ、ＣＢφから遠
い側の４０１においてなされる。同様に、データバスＸ
ＤＢ１．ＸＤＢＩ、ＸＤＢ２．ＸＩ）８２゜ＸＣＢ３．
ＸＤ１３３が対応ｔ６デー’５１０１３１゜ＤＢＩ、Ｃ
Ｂ２．ＣＢ２．ＣＢ３．０１３３から分岐する分岐点も
対応するデータバス十のインバータ（図示ｔ！ ｆ）の
センスアンプ側に設けられる１゜次に第２図の装置のｅ
負を説明する。通常動作時においてはメモリセル２０ａ
よりデータバスＤＢφ、Ｄ［３φを通って読出されたデ
ータは第４図のセンスバッフ？２１φのセンスアンプ部
ＳＡで増幅された後インバータ４０及び４１．４２及び
４３を通され、さらにトランスファゲート４４゜４５を
通って共通データバスＣＢφ及びＣＢφに供給される。
ただし、この場合、トランスファゲート４４．４５を構
成するＭＯＳトランジスタのゲートにはメモリセルフ０
ツク２０ａを指定するｉ、ＩｊＷ仁号φ８ＬＫが供給さ
れる。このようにしτ読出されたデータはデータバスＣ
Ｂφ、ＣＢφを通って出力デコーダ２２及び出力変換器
２３により従来と同様に処理される、 一方、試験動ｆｉ［にはデータバスＤＢφ、 ＤＢφ−
Ｆに読出されたデータは先に説明したようにインバータ
４０．４１あるいはインバータ４２．４３よりもセンス
アンプ部ＳＡ寄りの分岐点でデータバスＸＤＢφ、ＸＤ
ｆＭ１に分岐し、ＮＡＮＤ’７’−ト３０又は３１に接
続され、他のデータバスＤＢＩ、０８１．０８２．ＤＢ
２．ＤＢａ。
成するＭＯＳトランジスタのゲートにはメモリセルフ０
ツク２０ａを指定するｉ、ＩｊＷ仁号φ８ＬＫが供給さ
れる。このようにしτ読出されたデータはデータバスＣ
Ｂφ、ＣＢφを通って出力デコーダ２２及び出力変換器
２３により従来と同様に処理される、 一方、試験動ｆｉ［にはデータバスＤＢφ、 ＤＢφ−
Ｆに読出されたデータは先に説明したようにインバータ
４０．４１あるいはインバータ４２．４３よりもセンス
アンプ部ＳＡ寄りの分岐点でデータバスＸＤＢφ、ＸＤ
ｆＭ１に分岐し、ＮＡＮＤ’７’−ト３０又は３１に接
続され、他のデータバスＤＢＩ、０８１．０８２．ＤＢ
２．ＤＢａ。
ＤＢａも同様に対応するインバータよりもセンスアンプ
部寄りの位置で分岐し、対応するデータバスＸＤＢ１．
ＸＤＢ１．ＸＤ［３２，ＸＤＢ２゜ＸＤＢ３．ＸＤＢ３
を介し／ＴＮＡＮＤ’／’−ト３０゜３１に接続される
。ＮＡＮＯゲートの出力はインバータ３２又は３３及び
トランスノアゲート３４又ｋｔ３５をそれぞれ通って共
通バスＣＢＴ、ＣＢＴ上に出）Ｊされる９、そこで、例
えばメーしりセルブロック２０ａの４ビット全てにデー
タ「１」を店込み次いで読出した場合、メ（リセルプロ
ツク２０ａのｌ７１ｆｆが正常であればＮＡＮＯゲート
３０は［０１出）」をまたＮＡＮＤゲート３１は［１１
出力を形成ら、これらの出力はインバータ３２゜３３で
でれでれ反転された後トランスファゲート３４．３５を
通って共通バスＣＢＴ、ＣＢＴ上に出力され従来通りに
出力デコーダ２２及び出力変換器２３で処理された値１
“１」を有する出クツデータＤ。ｕｔが出力変換器２３
より得られる１、一方、メモリヒルブロック２０ａの動
ｎが正常でない場合、データバスＤＢφ〜ＤＢ３及びＸ
Ｄ［３φ〜ＸＤＢ３を通ってＮＡＮＤゲート３０に供給
される読出データは全て［１１ではなくなり、ゲート３
０の出ｈ１°１］になり、インバータ３２及びトランス
ファゲート３４を介して値が［０１の出力データバスＣ
ＢＴに出力される。同時にゲート３１に供給される読出
データも全て［０１ではなくなり、ゲート３１の出力も
１１」になり、インバータ３３及びトランスノアグー、
ト３５を介して値が「０」の出力データがデータバスＣ
ＢＴに出力される。ただし、トランス２戸ゲート３４゜
３５を構成するトランジスタはメモリブ［−ツク２０ａ
を指定するＭｉｍｌ信号φＢＬＫによりターンオンされ
ている。その結束、出力デ」−ダ２２の出力ｒコーグＤ
Ｌ、ＯＬはいずれも０となり出り変換器２３の出力り。
部寄りの位置で分岐し、対応するデータバスＸＤＢ１．
ＸＤＢ１．ＸＤ［３２，ＸＤＢ２゜ＸＤＢ３．ＸＤＢ３
を介し／ＴＮＡＮＤ’／’−ト３０゜３１に接続される
。ＮＡＮＯゲートの出力はインバータ３２又は３３及び
トランスノアゲート３４又ｋｔ３５をそれぞれ通って共
通バスＣＢＴ、ＣＢＴ上に出）Ｊされる９、そこで、例
えばメーしりセルブロック２０ａの４ビット全てにデー
タ「１」を店込み次いで読出した場合、メ（リセルプロ
ツク２０ａのｌ７１ｆｆが正常であればＮＡＮＯゲート
３０は［０１出）」をまたＮＡＮＤゲート３１は［１１
出力を形成ら、これらの出力はインバータ３２゜３３で
でれでれ反転された後トランスファゲート３４．３５を
通って共通バスＣＢＴ、ＣＢＴ上に出力され従来通りに
出力デコーダ２２及び出力変換器２３で処理された値１
“１」を有する出クツデータＤ。ｕｔが出力変換器２３
より得られる１、一方、メモリヒルブロック２０ａの動
ｎが正常でない場合、データバスＤＢφ〜ＤＢ３及びＸ
Ｄ［３φ〜ＸＤＢ３を通ってＮＡＮＤゲート３０に供給
される読出データは全て［１１ではなくなり、ゲート３
０の出ｈ１°１］になり、インバータ３２及びトランス
ファゲート３４を介して値が［０１の出力データバスＣ
ＢＴに出力される。同時にゲート３１に供給される読出
データも全て［０１ではなくなり、ゲート３１の出力も
１１」になり、インバータ３３及びトランスノアグー、
ト３５を介して値が「０」の出力データがデータバスＣ
ＢＴに出力される。ただし、トランス２戸ゲート３４゜
３５を構成するトランジスタはメモリブ［−ツク２０ａ
を指定するＭｉｍｌ信号φＢＬＫによりターンオンされ
ている。その結束、出力デ」−ダ２２の出力ｒコーグＤ
Ｌ、ＯＬはいずれも０となり出り変換器２３の出力り。
ｕｌは＾インピーダンス状態になる。なお、メモリヒル
ブロック２０ａに全て値がｒＯＪのデータを護込み及び
読出しして試験をｔｊう場合の動作は以上の説明より容
易に類推できるので説明を省略する。
ブロック２０ａに全て値がｒＯＪのデータを護込み及び
読出しして試験をｔｊう場合の動作は以上の説明より容
易に類推できるので説明を省略する。
以上の動作においてデータバスＤＢφ、ＤＢφ上のデー
タが判定回路２４を通ってデータバスＣＢＴ、ＣＢ１’
に：到達する際に通過する論理回路はＮＡＮＯゲート３
０又は３１．インバータ３２又は３３及びトランスファ
ゲート３４又は３５の合計３段であり、一方通常の動作
日においてデータベースＤＢφ、ＤＢφ上のデータがデ
ータバスＣＲＴ、ＣＢＴに到達する際に通過づる論理回
路もインバータ４０又は４２．インバータ４１又１１４
３、及びトランスファゲート４４又は４５でその段数の
合ａ１が３である。従って、試験仙七時に論理回路を通
ることによる論理演詐に伴うアクセスの遅れも通常動ｆ
ｌｌ１８に論ａＪ回路を通ることにＪ、す７クセスの遅
れも同じになり、結果的に試験動作時と通常勤ｎ時でア
クヒス時間に差がなくなる。
タが判定回路２４を通ってデータバスＣＢＴ、ＣＢ１’
に：到達する際に通過する論理回路はＮＡＮＯゲート３
０又は３１．インバータ３２又は３３及びトランスファ
ゲート３４又は３５の合計３段であり、一方通常の動作
日においてデータベースＤＢφ、ＤＢφ上のデータがデ
ータバスＣＲＴ、ＣＢＴに到達する際に通過づる論理回
路もインバータ４０又は４２．インバータ４１又１１４
３、及びトランスファゲート４４又は４５でその段数の
合ａ１が３である。従って、試験仙七時に論理回路を通
ることによる論理演詐に伴うアクセスの遅れも通常動ｆ
ｌｌ１８に論ａＪ回路を通ることにＪ、す７クセスの遅
れも同じになり、結果的に試験動作時と通常勤ｎ時でア
クヒス時間に差がなくなる。
（発明の効果〕
本発明によればメモリ手段から読出されたデータに−Ｉ
！ｌｌＩ埠を加えて共通バス線に出力する論理手段とメ
モリ手段から読出された多ビット同時測定のための試験
データよりメしり手段の１１１１４Ａが正常か否かを判
定して正否をあられす判定信号を判定イ１１号パス段に
出力する判定論理手段とが共通の経路よりメモリ手段か
らデータを供給されるように構成すると共に、論理手段
及び判定論１！Ｉ！手段においてデータに加えられる論
理部枠の時間を笠しく設定したことにより、ランダムア
クセスメモリのアクセス時間が通常勤伯時と試験動伯時
とで同一となり、アクセス時間の測定を含めたランダム
アクセスメモリのＩＩＩ能試験を１１つことが可能にな
る。
！ｌｌＩ埠を加えて共通バス線に出力する論理手段とメ
モリ手段から読出された多ビット同時測定のための試験
データよりメしり手段の１１１１４Ａが正常か否かを判
定して正否をあられす判定信号を判定イ１１号パス段に
出力する判定論理手段とが共通の経路よりメモリ手段か
らデータを供給されるように構成すると共に、論理手段
及び判定論１！Ｉ！手段においてデータに加えられる論
理部枠の時間を笠しく設定したことにより、ランダムア
クセスメモリのアクセス時間が通常勤伯時と試験動伯時
とで同一となり、アクセス時間の測定を含めたランダム
アクセスメモリのＩＩＩ能試験を１１つことが可能にな
る。
以上、本発明を実施例により説明したが、本発明は本発
明の↑ｈに従い種々の変形が可能であり、本発明からこ
れらをｔＪｌ除するものではない。
明の↑ｈに従い種々の変形が可能であり、本発明からこ
れらをｔＪｌ除するものではない。
第１図は本発明装どの構成を示すｌｉｌ！Ｉ！ブロック
図、 第２図は本発明装ｒの一実施例の構成を示すブロック図
、 第３図はＷ４２゛４２ｉｒｉで使用するデータ判定回路
の例を示す回路図、 第４図は第２図装置で使用するセンスバッフ２の例を示
す回路図、 第５図は従来の試験機能付きランダムアクセスメモリの
構成を示すブロック図、 第６図は第５間装品で使用する出力デ」−グの回路図で
ある。 図において、 １はメｔすｇ段、 ２は論］１Ｉ＝ｒ段、 ３は共通バス１段、 ４は判定論ｙＰ−ｆ段、 ５は判定信号バス１段、 ２０ａ、２０ｂはメモリセルブロック、２１φ〜２１３
はセンスバッフ？、 ２２は出力デコーダ、 ２３は出力変換０路、 ２４はデータ判定回路、 ３０．３１はＮＡＮＤゲート、 ３２．３３はインバータ、 ３４．３５．４４．４５はトランスノアゲート、４０〜
４３はインバータ を示す。 ＶＩ許出出願人富 士 通 株式会社 本発明の原理ブロック図 第１図 出力デコーダ回路図 第６ＦＩ！Ｊ １゜ ２゜ ４゜ 手続ネ甫正書（方式） 事件の表示 平成元年 特許願 第６２７７１、 発明の名称 試験機能を備えたランダムアクセスメモリ補正をする者 事件との関係 特許出願人 住所 〒２２１ 神奈川県用崎市中原区上小田中１０
１５１地名称 （５５２） 富 士 通 株式会社代
表者 山 本 卓 眞
図、 第２図は本発明装ｒの一実施例の構成を示すブロック図
、 第３図はＷ４２゛４２ｉｒｉで使用するデータ判定回路
の例を示す回路図、 第４図は第２図装置で使用するセンスバッフ２の例を示
す回路図、 第５図は従来の試験機能付きランダムアクセスメモリの
構成を示すブロック図、 第６図は第５間装品で使用する出力デ」−グの回路図で
ある。 図において、 １はメｔすｇ段、 ２は論］１Ｉ＝ｒ段、 ３は共通バス１段、 ４は判定論ｙＰ−ｆ段、 ５は判定信号バス１段、 ２０ａ、２０ｂはメモリセルブロック、２１φ〜２１３
はセンスバッフ？、 ２２は出力デコーダ、 ２３は出力変換０路、 ２４はデータ判定回路、 ３０．３１はＮＡＮＤゲート、 ３２．３３はインバータ、 ３４．３５．４４．４５はトランスノアゲート、４０〜
４３はインバータ を示す。 ＶＩ許出出願人富 士 通 株式会社 本発明の原理ブロック図 第１図 出力デコーダ回路図 第６ＦＩ！Ｊ １゜ ２゜ ４゜ 手続ネ甫正書（方式） 事件の表示 平成元年 特許願 第６２７７１、 発明の名称 試験機能を備えたランダムアクセスメモリ補正をする者 事件との関係 特許出願人 住所 〒２２１ 神奈川県用崎市中原区上小田中１０
１５１地名称 （５５２） 富 士 通 株式会社代
表者 山 本 卓 眞
Claims (1)
- 【特許請求の範囲】 多ビット同時測定を行う試験機能を備えたランダムアク
セスメモリにおいて、 多ビットデータを書込まれると共に読出されるメモリ手
段（１）と、 メモリ手段より読出された多ビットデータに所定論理演
算を加えて共通バス手段（３）へ出力する論理手段（２
）と、 メモリ手段より多ビット同時測定のための多ビット試験
データを読出してメモリ手段中における書込み／読出し
動作が正しく行われているか否かをあらわす判定信号を
形成し、判定信号バス手段（５）に出力する判定論理手
段（４）とよりなり、論理手段中における論理演算の時
間と判定論理手段中における論理演算の時間とが相互に
等しくされたことを特徴とするランダムアクセスメモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1062771A JPH02240900A (ja) | 1989-03-15 | 1989-03-15 | 試験機能を備えたランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1062771A JPH02240900A (ja) | 1989-03-15 | 1989-03-15 | 試験機能を備えたランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02240900A true JPH02240900A (ja) | 1990-09-25 |
Family
ID=13209980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1062771A Pending JPH02240900A (ja) | 1989-03-15 | 1989-03-15 | 試験機能を備えたランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02240900A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151700A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体記憶装置 |
-
1989
- 1989-03-15 JP JP1062771A patent/JPH02240900A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151700A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900008660B1 (ko) | 메모리 테스트 패턴 발생회로를 포함한 반도체 장치 | |
| JP2000222880A (ja) | 半導体記憶装置とその制御方法 | |
| US5483493A (en) | Multi-bit test circuit of semiconductor memory device | |
| JPH02154177A (ja) | 複数個の異なった機能ブロックを有する単一のチップにテストを行なうためのモジュールのテスト構造 | |
| JPS60261148A (ja) | 半導体装置 | |
| JPH11176196A (ja) | 半導体メモリ装置のピンアサインメント方法及びパケット単位の信号を入力とする半導体メモリ装置 | |
| JP2006114192A (ja) | バンク内のセルをテストするためのデータ出力コンプレス回路及びその方法 | |
| JPH11238399A (ja) | 半導体メモリ装置 | |
| JP3484388B2 (ja) | 半導体記憶装置 | |
| US5926422A (en) | Integrated circuit memory device having current-mode data compression test mode | |
| US6166967A (en) | Multi-bank testing apparatus for a synchronous DRAM | |
| JPS59119597A (ja) | 半導体記憶装置 | |
| JPH09259600A (ja) | 半導体記憶装置 | |
| JPH02240900A (ja) | 試験機能を備えたランダムアクセスメモリ | |
| Sasaki et al. | A 16-Mb CMOS SRAM with a 2.3-mu m/sup 2/single-bit-line memory cell | |
| JPS59206972A (ja) | 共有メモリ | |
| US6751128B2 (en) | Semiconductor memory device having shortened testing time | |
| JP2899387B2 (ja) | 半導体記憶装置及びその試験方法 | |
| JPH0325872B2 (ja) | ||
| JP3226950B2 (ja) | 半導体記憶装置 | |
| JP2002288998A (ja) | 半導体記憶装置 | |
| JPH07260884A (ja) | 半導体集積回路装置 | |
| JPS58200571A (ja) | 半導体記憶装置 | |
| JPH01184799A (ja) | メモリの欠陥検出回路 | |
| JPH0413300A (ja) | 半導体記憶装置 |