JPH02241224A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH02241224A JPH02241224A JP1060799A JP6079989A JPH02241224A JP H02241224 A JPH02241224 A JP H02241224A JP 1060799 A JP1060799 A JP 1060799A JP 6079989 A JP6079989 A JP 6079989A JP H02241224 A JPH02241224 A JP H02241224A
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- Japan
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- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は同期式データ処理装置に関し、特に、入力信号
の確定タイミングが異なるデータ処理装置に関する。
の確定タイミングが異なるデータ処理装置に関する。
［従来の技術］
従来、同期式データ処理装置において、関数ｆを実現す
る時、入力信号が複数存在し、それぞれの入力信号の確
定タイミングにばらつきがある場合、早いタイミングで
確定する入力信号についてはそれをレジスタにより遅延
することにより、最も遅く確定する入力信号にタイミン
グを合せていた。
る時、入力信号が複数存在し、それぞれの入力信号の確
定タイミングにばらつきがある場合、早いタイミングで
確定する入力信号についてはそれをレジスタにより遅延
することにより、最も遅く確定する入力信号にタイミン
グを合せていた。
ここで、第２図に従来のデータ処理装置の一例を示す。
出力Ｚは入力Ａ１人力Ｂ１人力Ｃ１及び入力りの関数に
より定義される。ここで、人力Ａと入力Ｂは入力Ｃと入
力りより１クロ・ツク分早く確定する。そこで、入力Ｃ
と入力りの確定タイミングに入力Ａと入力Ｂのタイミン
グを合せるため、レジスタ１とレジスタ２に一度人力Ａ
と入力Ｂを保持したあと、レジスタ１とレジスタ２．の
出力と入力Ｃと入力りを、それぞれ関数ｆを実行する演
算器１３の入力に接続されているレジスタ１１、レジス
タ１２、レジスタ３、レジスタ４に入力する。レジスタ
１１、レジスタ１２、レジスタ３、レジスタ４の値によ
り、演算器１３は、演算結果をレジスタ７へ出力する。
より定義される。ここで、人力Ａと入力Ｂは入力Ｃと入
力りより１クロ・ツク分早く確定する。そこで、入力Ｃ
と入力りの確定タイミングに入力Ａと入力Ｂのタイミン
グを合せるため、レジスタ１とレジスタ２に一度人力Ａ
と入力Ｂを保持したあと、レジスタ１とレジスタ２．の
出力と入力Ｃと入力りを、それぞれ関数ｆを実行する演
算器１３の入力に接続されているレジスタ１１、レジス
タ１２、レジスタ３、レジスタ４に入力する。レジスタ
１１、レジスタ１２、レジスタ３、レジスタ４の値によ
り、演算器１３は、演算結果をレジスタ７へ出力する。
レジスタ７は演算結果を受は取り出力する。
ここで、演算器１３を構成する論理素子のファンインと
ファンアウトが無限大であれば、関数ｆがどの様なもの
でも、２段以下で必ず実現できる（入力に正、負の両信
号がきている場合）。しかし、実際にはファンインもフ
ァンアウトも無限大にする事は不可能である。特に、フ
ァンインについては小さな値に制限される場合が多い。
ファンアウトが無限大であれば、関数ｆがどの様なもの
でも、２段以下で必ず実現できる（入力に正、負の両信
号がきている場合）。しかし、実際にはファンインもフ
ァンアウトも無限大にする事は不可能である。特に、フ
ァンインについては小さな値に制限される場合が多い。
そこで、次の条件で従来のデータ処理装置の具体例を示
す。
す。
使用できる論理素子は３人力のＮＡＮＤゲートで、ファ
ンアウトは無限大とする。
ンアウトは無限大とする。
入力Ａと入力Ｂには演算器］３の動作指示をする動作モ
ード信号が指示され、入力Ｃと入力りには動作指示によ
り処理されるデータが入力されている場合を想定する。
ード信号が指示され、入力Ｃと入力りには動作指示によ
り処理されるデータが入力されている場合を想定する。
ここで、動作モード表を第６図に示す。
ここで、第６図に示した動作をする回路を考えると、出
力をＺとした時、関数ｆは、次式の様になる。
力をＺとした時、関数ｆは、次式の様になる。
Ｚ＝ｆ （Ａ、Ｂ、Ｃ，Ｄ、、）
−Ａ−Ｉｉ−Ｃ＋Ａ−１３−Ｄ＋Ａ−Ｕ・（Ｃ十Ｄ）＋
Ａ−Ｂ−Ｃ−Ｄ・・・・・・・（１）今、ＮＡＮＤゲー
トたけて回路を構成するために、（１）式を（２）式の
様に簡単化及び変形を行う。
Ａ−Ｂ−Ｃ−Ｄ・・・・・・・（１）今、ＮＡＮＤゲー
トたけて回路を構成するために、（１）式を（２）式の
様に簡単化及び変形を行う。
上式をファンイン３のＮＡＮＤゲートだけで構成した回
路を第３図に示す。これを第２図に示した従来のデータ
処理装置に適用すると、演算器１３の部分に第３図の回
路が入る事になる。したがって、従来例では、レジスタ
とレジスタの間にゲートが３設入るため、ＮＡＮＤゲー
トのマックスデイレイタイムをＴｐｄとすると、クロッ
クの周期をＴｐｄＸ３以上にする必要がある。
路を第３図に示す。これを第２図に示した従来のデータ
処理装置に適用すると、演算器１３の部分に第３図の回
路が入る事になる。したがって、従来例では、レジスタ
とレジスタの間にゲートが３設入るため、ＮＡＮＤゲー
トのマックスデイレイタイムをＴｐｄとすると、クロッ
クの周期をＴｐｄＸ３以上にする必要がある。
［発明が解決しようとする課題］
上述した様に、確定タイミングの異なる複数の入力信号
により演算を行うデータ処理装置において、従来は、早
いタイミングで確定する入力信号を遅いタイミングで確
定する入力信号にレジスタを使ってタイミングを合せた
上で、演算を行っているため、１クロツクの周期が、演
算器の実行時間により決定され、クロックの高速化の障
害となっていたり、同一クロックの場合には、レジスタ
とレジスタの間の物理的な距離を短くしなければならな
いという欠点があった。
により演算を行うデータ処理装置において、従来は、早
いタイミングで確定する入力信号を遅いタイミングで確
定する入力信号にレジスタを使ってタイミングを合せた
上で、演算を行っているため、１クロツクの周期が、演
算器の実行時間により決定され、クロックの高速化の障
害となっていたり、同一クロックの場合には、レジスタ
とレジスタの間の物理的な距離を短くしなければならな
いという欠点があった。
［課題を解決するだめの手段］
本発明によるデータ処理装置は、早いタイミングで確定
する少なくとも１つの第１の入力信号と遅いタイミング
で確定する少なくとも１つの第２の入力信号とにより出
力信号が決定される同期式データ処理装置において、前
記第１の入力信号から、前記第２の入力信号により前記
出力信号かどのような値を取るかを予測し、予測した結
果を表わす予測信号を出力する次値予測手段と、前記予
測信号を保持し、保持された予測信号を出力する予測値
保持手段と、前記第２の入力信号により、前記保持され
た予測信号、論理“Ｏ”の信号、及び論理“１”の信号
の中から１つを選択し、選択された信号を前記出力信号
として出力する予測値選択手段とを有することを特徴と
する。
する少なくとも１つの第１の入力信号と遅いタイミング
で確定する少なくとも１つの第２の入力信号とにより出
力信号が決定される同期式データ処理装置において、前
記第１の入力信号から、前記第２の入力信号により前記
出力信号かどのような値を取るかを予測し、予測した結
果を表わす予測信号を出力する次値予測手段と、前記予
測信号を保持し、保持された予測信号を出力する予測値
保持手段と、前記第２の入力信号により、前記保持され
た予測信号、論理“Ｏ”の信号、及び論理“１”の信号
の中から１つを選択し、選択された信号を前記出力信号
として出力する予測値選択手段とを有することを特徴と
する。
［実施例］
次に、本発明について、図面を参照して説明する。
第１図は本発明の一実施例によるデータ処理装置の構成
を示すブロック図である。
を示すブロック図である。
レジスタ１は入力Ａの値を保持し、レジスタ２は入力Ｂ
の値を保持し、レジスタ３は入力Ｃの値を保持し、レジ
スタ４は入力りの値を保持する。
の値を保持し、レジスタ３は入力Ｃの値を保持し、レジ
スタ４は入力りの値を保持する。
次値予測回路部５は、入力Ａの値を持つレジスタ１と入
力Ｂの値を持つレジスタ２とから、入力３と入力４の値
により、どの様な結果となるかの予＆ｌｌを行う。予測
値保持部６は、次位予測回路部５の出力を保持し７、予
測値選択部８は、入力Ｃの値を持つレジスタ３と入力り
の値を持つレジスタ４の値から、予測値保持部６の持つ
予測値の中の１つを選択する。
力Ｂの値を持つレジスタ２とから、入力３と入力４の値
により、どの様な結果となるかの予＆ｌｌを行う。予測
値保持部６は、次位予測回路部５の出力を保持し７、予
測値選択部８は、入力Ｃの値を持つレジスタ３と入力り
の値を持つレジスタ４の値から、予測値保持部６の持つ
予測値の中の１つを選択する。
ここでは、具体例として、従来のデータ処理装置におい
て説明したのと同じ条件で回路を構成する。
て説明したのと同じ条件で回路を構成する。
入力Ａと入力Ｂは入力Ｃと入力りに対し、１クロック分
早く確定するため、次位予測回路部５で、入力Ａと入力
Ｂの値から入力Ｃと入力りとにより出力がどの様な値を
取るかを予測する。
早く確定するため、次位予測回路部５で、入力Ａと入力
Ｂの値から入力Ｃと入力りとにより出力がどの様な値を
取るかを予測する。
ここで、第４図に関数ｆの真理値表を示す。ここで、入
力Ａの値をＡ１人人力の値をＢ１人人力の値をＣ１入力
りの値をＤとする。第４図より、Ｃ，Ｄ＝Ｏ，Ｏまたは
Ｃ，Ｄ＝１．１の時には、Ａ、Ｂに関係なく、出力は、
それぞれ論理０と論理１になる。したがって、Ａ、Ｂに
より予測するケースは、Ｃ，Ｄ−０，１とＣ，Ｄ＝１．
Ｏの場合である。関数ｆの出力をＺとすると、ＣＤ＝０
．１の時には、出力Ｚ＝Ａ−Ｕ＋Ａ−Ｂとなり、Ｃ，Ｄ
＝１．０の時には出力Ｚ＝ｎとなる。したがって、次位
予測回路部５は、Ａ−１１Ｊ＋Ａ−Ｂとｎを求め、これ
を予測値として出力し、予４１す値保持部６に記憶して
おく。予測値選択部８は、ＣとＤから、予測値保持部６
にある値か論理０が論理１の値を出力する。
力Ａの値をＡ１人人力の値をＢ１人人力の値をＣ１入力
りの値をＤとする。第４図より、Ｃ，Ｄ＝Ｏ，Ｏまたは
Ｃ，Ｄ＝１．１の時には、Ａ、Ｂに関係なく、出力は、
それぞれ論理０と論理１になる。したがって、Ａ、Ｂに
より予測するケースは、Ｃ，Ｄ−０，１とＣ，Ｄ＝１．
Ｏの場合である。関数ｆの出力をＺとすると、ＣＤ＝０
．１の時には、出力Ｚ＝Ａ−Ｕ＋Ａ−Ｂとなり、Ｃ，Ｄ
＝１．０の時には出力Ｚ＝ｎとなる。したがって、次位
予測回路部５は、Ａ−１１Ｊ＋Ａ−Ｂとｎを求め、これ
を予測値として出力し、予４１す値保持部６に記憶して
おく。予測値選択部８は、ＣとＤから、予測値保持部６
にある値か論理０が論理１の値を出力する。
ここで、実際の回路を第５図に示す。第５図において、
レジスタ１は人力Ａの値Ａを、レジスタ２は入力Ｂの値
Ｂを保持する。次位予測回路部５は、レジスタ１とレジ
スタ２に入っているＡ、 Ｂの値から、Ｃ，Ｄ＝０．
］となる場合と、Ｃ，Ｄ−１，０となる場合に備え、Ａ
−ＩＪ＋Ａ−Ｂの値とＨの値を求め、予測値保持部６
へ出力する。レジスタ３とレジスタ４は、それぞれ人力
Ｃと入力りの値であるＣとＤを保持する。予測値選択部
６は、ｃ、ｎ−ｏ、ｏの時は論理Ｏを、Ｃ，Ｄ−０゜１
の時には予測値保持部６の持つＣ，Ｄ−０，１を想定し
た予測値であるＡ−１ｑ＋Ａ−Ｂの値を、ＣＤ＝１．０
の時には予測値保持部６持つＣ１Ｄ＝１．０を想定した
予測値であるＢの値を、また、Ｃ，Ｄ−１，１の時には
論理１をレジスタ７に出力する。レジスタ７は、予測値
選択部８の出力を保持し、外部に出力する。
レジスタ１は人力Ａの値Ａを、レジスタ２は入力Ｂの値
Ｂを保持する。次位予測回路部５は、レジスタ１とレジ
スタ２に入っているＡ、 Ｂの値から、Ｃ，Ｄ＝０．
］となる場合と、Ｃ，Ｄ−１，０となる場合に備え、Ａ
−ＩＪ＋Ａ−Ｂの値とＨの値を求め、予測値保持部６
へ出力する。レジスタ３とレジスタ４は、それぞれ人力
Ｃと入力りの値であるＣとＤを保持する。予測値選択部
６は、ｃ、ｎ−ｏ、ｏの時は論理Ｏを、Ｃ，Ｄ−０゜１
の時には予測値保持部６の持つＣ，Ｄ−０，１を想定し
た予測値であるＡ−１ｑ＋Ａ−Ｂの値を、ＣＤ＝１．０
の時には予測値保持部６持つＣ１Ｄ＝１．０を想定した
予測値であるＢの値を、また、Ｃ，Ｄ−１，１の時には
論理１をレジスタ７に出力する。レジスタ７は、予測値
選択部８の出力を保持し、外部に出力する。
第５図からレジスタとレジスタの間にゲートが２段入っ
ているため、ＮＡＮＤゲートのマックスデイレイをＴｐ
ｄとすると、クロックの周期はＴ、ｄ×２以上とすれば
よく、従来例の時より、クロックを高速にできる。
ているため、ＮＡＮＤゲートのマックスデイレイをＴｐ
ｄとすると、クロックの周期はＴ、ｄ×２以上とすれば
よく、従来例の時より、クロックを高速にできる。
［発明の効果］
以上説明したように本発明は、早いタイミングで確定す
る値で、遅いタイミングで確定する値により、出力がど
の様な値を取るかを予測する事により、レジスタとレジ
スタの間のゲート段数を減らす事ができ、クロックの高
速化、レジスタとレジスタの間の物理的な距離の延長な
どが行えるという効果がある。
る値で、遅いタイミングで確定する値により、出力がど
の様な値を取るかを予測する事により、レジスタとレジ
スタの間のゲート段数を減らす事ができ、クロックの高
速化、レジスタとレジスタの間の物理的な距離の延長な
どが行えるという効果がある。
置の構成を示すブロック図、第２図は、従来のデータ処
理装置の構成を示すブロック図、第３図は関数ｆの回路
図、第４図は関数ｆの真理値表、第５図は関数ｆに対す
る本発明の一実施例の構成を示す回路図、第６図は入力
と出力の関係を示す動作モード表である。
理装置の構成を示すブロック図、第３図は関数ｆの回路
図、第４図は関数ｆの真理値表、第５図は関数ｆに対す
る本発明の一実施例の構成を示す回路図、第６図は入力
と出力の関係を示す動作モード表である。
１・・・レジスタ、２・・・レジスタ、３・・・レジス
タ、４・・・レジスタ、５・・・次位予測回路部、６・
・・予測値保持部、７・・・レジスタ、８・・・予測値
選択部。
タ、４・・・レジスタ、５・・・次位予測回路部、６・
・・予測値保持部、７・・・レジスタ、８・・・予測値
選択部。
第１図は本発明の一実施例によるデータ処理装人力Ａ
第２図
人力Ｂ
Claims (1)
- 【特許請求の範囲】 １、早いタイミングで確定する少なくとも１つの第１の
入力信号と遅いタイミングで確定する少なくとも１つの
第２の入力信号とにより出力信号が決定される同期式デ
ータ処理装置において、前記第１の入力信号から、前記
第２の入力信号により前記出力信号がどのような値を取
るかを予測し、予測した結果を表わす予測信号を出力す
る次値予測手段と、 前記予測信号を保持し、保持された予測信号を出力する
予測値保持手段と、 前記第２の入力信号により、前記保持された予測信号、
論理“０”の信号、及び論理“１”の信号の中から１つ
を選択し、選択された信号を前記出力信号として出力す
る予測値選択手段と、を有することを特徴とするデータ
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060799A JPH02241224A (ja) | 1989-03-15 | 1989-03-15 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060799A JPH02241224A (ja) | 1989-03-15 | 1989-03-15 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02241224A true JPH02241224A (ja) | 1990-09-25 |
Family
ID=13152727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060799A Pending JPH02241224A (ja) | 1989-03-15 | 1989-03-15 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02241224A (ja) |
-
1989
- 1989-03-15 JP JP1060799A patent/JPH02241224A/ja active Pending
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