JPH0357055A - Ｄｍａ転送制御方式 - Google Patents
Ｄｍａ転送制御方式Info
- Publication number
- JPH0357055A JPH0357055A JP19300189A JP19300189A JPH0357055A JP H0357055 A JPH0357055 A JP H0357055A JP 19300189 A JP19300189 A JP 19300189A JP 19300189 A JP19300189 A JP 19300189A JP H0357055 A JPH0357055 A JP H0357055A
- Authority
- JP
- Japan
- Prior art keywords
- bus cycle
- bus
- memory
- data
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装龍における入出力装置のダイレク
ト・メモリ・アクセス（以下ＤＭＡｔたは］） Ｍ Ａ
転送という）装置に関する。
ト・メモリ・アクセス（以下ＤＭＡｔたは］） Ｍ Ａ
転送という）装置に関する。
ＤＭＡ転送装置は、磁気ディスク装置、通信装置、ディ
スプレイ装置などの入出力装置が共通データ転送経路（
以下システムバスという）に接続された時に応答時間を
上げるために入出力．！［（以丁工Ｏという）と主記憶
装置（以下メモリと略す）との間のデータ転送を中央処
理装置（以下ＣＰＵという）に代わって高速に行うため
のものである。１つのＤＭＡ転送装置は複数の１０装置
を制御することができ、１つのＩＯ装置によるＤＭＡ転
送経路をチャネルという。
スプレイ装置などの入出力装置が共通データ転送経路（
以下システムバスという）に接続された時に応答時間を
上げるために入出力．！［（以丁工Ｏという）と主記憶
装置（以下メモリと略す）との間のデータ転送を中央処
理装置（以下ＣＰＵという）に代わって高速に行うため
のものである。１つのＤＭＡ転送装置は複数の１０装置
を制御することができ、１つのＩＯ装置によるＤＭＡ転
送経路をチャネルという。
ＣＰＵの性能が向上すると共にＣＰＵにつながるシステ
ムバスは、１回のリード・ライト（以下バスサイクルと
いう）に要する単位時間が短くなり高速化されている。
ムバスは、１回のリード・ライト（以下バスサイクルと
いう）に要する単位時間が短くなり高速化されている。
渣たシステムバスの幅も増えてきており、現在では３２
ビットのバス幅を持つものが多い。
ビットのバス幅を持つものが多い。
しかし、１０装置はＣ Ｐ Ｕ Ｖｃ比べて転送速度が
遅く、１た従来からの８ビット，１６ビｙ｝のデータ転
送幅（以下ボート幅という）を持つもΦがほとんどであ
る。このためシステムバスとは別にＩＯバスを持つ構或
、バッファメモＩＪ ｆ設け、このバッファメモリを介
して１０装置をシスデムバスに接続する構膵などが考え
られている。しかし、ＩＯバス、バッファメモリを設け
ることは、コストア，プにつながるため、ここではソス
ナムバスにＩＯ装置を直接阪続した構成に釦いて高速化
を計ることを考える。
遅く、１た従来からの８ビット，１６ビｙ｝のデータ転
送幅（以下ボート幅という）を持つもΦがほとんどであ
る。このためシステムバスとは別にＩＯバスを持つ構或
、バッファメモＩＪ ｆ設け、このバッファメモリを介
して１０装置をシスデムバスに接続する構膵などが考え
られている。しかし、ＩＯバス、バッファメモリを設け
ることは、コストア，プにつながるため、ここではソス
ナムバスにＩＯ装置を直接阪続した構成に釦いて高速化
を計ることを考える。
従来の［）ＭＡＣではフライバイ転送、２バス・サイク
ル転送等の転送方式が用いられる。
ル転送等の転送方式が用いられる。
フライパイ転送は、ＩＯ装置からの読出し・メモリへの
薔込を１つのパスプイクルで行い、また同様にメモリか
らの読出し・ＩＯ装置への書込みを１つのバスサイクル
で行う。このフ２イバイ転送は高速にＤＭＡ転送を行え
るが、ボート幅が２バイト（１６ビット）以上の場合ご
スアシインされた番地（奇数番地）への転送が行えない
と・いう欠点がある。
薔込を１つのパスプイクルで行い、また同様にメモリか
らの読出し・ＩＯ装置への書込みを１つのバスサイクル
で行う。このフ２イバイ転送は高速にＤＭＡ転送を行え
るが、ボート幅が２バイト（１６ビット）以上の場合ご
スアシインされた番地（奇数番地）への転送が行えない
と・いう欠点がある。
一方、２バス・サイクル転送は、リード・バスサイクル
とライト・バスサイクルの２つのバスサイクルで１回の
ＤＭＡ転送を行う方式で、ミスアラインされた番地への
転送が可能であるが、転送に要する時間が大幅に増えて
し筐うという欠点がある。
とライト・バスサイクルの２つのバスサイクルで１回の
ＤＭＡ転送を行う方式で、ミスアラインされた番地への
転送が可能であるが、転送に要する時間が大幅に増えて
し筐うという欠点がある。
このことを図面を用いて詳細ＶＣ説明する。
第５図は従来例に釦けるダイレクトメモリアクセスコン
トローラ（以下ＤＭＡＣという）のシステムＳ或を示す
ブロック図、第６図は第５図のＤＭＡＣを動作させたと
きのタイミング図である。
トローラ（以下ＤＭＡＣという）のシステムＳ或を示す
ブロック図、第６図は第５図のＤＭＡＣを動作させたと
きのタイミング図である。
ＩＯ装置２ａはデータが読み書きできる状態になるとＤ
ＭＡＣ ｌ ａに対してＤＭ人転送要求信号（Ｌ）ＲＱ
）ｌ７をアクティブにしてＤＭＡ転送バスサイクルを開
始することを要求する。ＤＭＡＣｌａはＤ凡Ｑ１７を受
け付けてＣＰＵに対してバス・ホールド要求信号をアク
ティブにしてシステムバスを占有することを要求する。
ＭＡＣ ｌ ａに対してＤＭ人転送要求信号（Ｌ）ＲＱ
）ｌ７をアクティブにしてＤＭＡ転送バスサイクルを開
始することを要求する。ＤＭＡＣｌａはＤ凡Ｑ１７を受
け付けてＣＰＵに対してバス・ホールド要求信号をアク
ティブにしてシステムバスを占有することを要求する。
ＤＭＡＣｌａはＣＰＵからのバス占有許可信号がアクテ
ィブになるとＤＭＡ転送バスサイクルｔ−Ｒ始する。
ィブになるとＤＭＡ転送バスサイクルｔ−Ｒ始する。
転送方向については、ライト転送の時はＩＯ％置からメ
モリへの転送、リード転送の時はメモリからＩＯ装置へ
の転送であると定義する。
モリへの転送、リード転送の時はメモリからＩＯ装置へ
の転送であると定義する。
２バスサイクル転送では最初にリード・バスサイクルを
開始する。リード・バスサイクルでは最初にＢｅＹ８Ｔ
信号２ｌをアクティブにしＡＤＤＲ，几／Ｗ，Ｍ／ＩＯ
の各信号１１を出力する。
開始する。リード・バスサイクルでは最初にＢｅＹ８Ｔ
信号２ｌをアクティブにしＡＤＤＲ，几／Ｗ，Ｍ／ＩＯ
の各信号１１を出力する。
リード転送の場合は、ＡＤＤＨ，ぱメモリ４ａから読出
すべきアドレスを出力し、Ｒ／Ｗ＝ｌ，Ｍ／ＩＯ＝１を
出力する。次に凡ＥＡＤＹ信号２２がアクティブになク
たときメモリ４ａから読出されデータバス１２に出力さ
れたデータをＤＭＡＣ１ａの内部レジスタに書き込む。
すべきアドレスを出力し、Ｒ／Ｗ＝ｌ，Ｍ／ＩＯ＝１を
出力する。次に凡ＥＡＤＹ信号２２がアクティブになク
たときメモリ４ａから読出されデータバス１２に出力さ
れたデータをＤＭＡＣ１ａの内部レジスタに書き込む。
ライト転送の場合は、ＡＤＤ凡にはＩＯ装置２ａのボー
トアドレスを出力し、Ｒ／Ｗ＝１ ，Ｍ／ＩＯ＝Ｏを出
力する。次にＩ−ＬＥＡＤＹ信号２２がアクティブにな
ったときＩＯ装置２ａから読出されデータバスｌ２に出
力されたデータをＤＭＡＣ ｌ ａの内部レジスタに書
込む。
トアドレスを出力し、Ｒ／Ｗ＝１ ，Ｍ／ＩＯ＝Ｏを出
力する。次にＩ−ＬＥＡＤＹ信号２２がアクティブにな
ったときＩＯ装置２ａから読出されデータバスｌ２に出
力されたデータをＤＭＡＣ ｌ ａの内部レジスタに書
込む。
リード・バスサイクル終了後、ライト・バスサイクルを
開始しする。ライト・バスサイクルでは最初にＢＣＹＳ
Ｔ信号２ｌをアクティブにし、ＡＤＤＲ ，Ｒ／Ｗ，Ｍ
／ＩＯの各信号１１を出力する。
開始しする。ライト・バスサイクルでは最初にＢＣＹＳ
Ｔ信号２ｌをアクティブにし、ＡＤＤＲ ，Ｒ／Ｗ，Ｍ
／ＩＯの各信号１１を出力する。
リード転送の場合は、ＡＤＤＲにはＩＯ装置のボートア
ドレスを出力し、Ｒ／Ｗ＝０ ，Ｍ／ＩＯ＝Ｏを出力す
る。次にＲＥＡＤＹ信号２２がアクティブになったとき
リードサイクルでＤＭＡＣｌａの内部レジスタから読み
だしバスｌ２に出力しＩＯｆ：：置２ａＫ書込む・・ ライト転送の場合は、ＡＤＤＲにはメモリから読出すべ
きアドレスを出力し、ｋ／Ｗ＝１，Ｍ／ＩＯ＝ １を出
力する。次にＲｈ，ＡＤＹ信号２２がアクティブになっ
たときリードサイクルでＤＭＡＣｉａの内部レジスタに
書込んだデータｉ Ｄ Ｍ ＡＣｌａの内部レジスタか
ら読出しバスエ２に出力しメモリ４ａＶＣ書込む。
ドレスを出力し、Ｒ／Ｗ＝０ ，Ｍ／ＩＯ＝Ｏを出力す
る。次にＲＥＡＤＹ信号２２がアクティブになったとき
リードサイクルでＤＭＡＣｌａの内部レジスタから読み
だしバスｌ２に出力しＩＯｆ：：置２ａＫ書込む・・ ライト転送の場合は、ＡＤＤＲにはメモリから読出すべ
きアドレスを出力し、ｋ／Ｗ＝１，Ｍ／ＩＯ＝ １を出
力する。次にＲｈ，ＡＤＹ信号２２がアクティブになっ
たときリードサイクルでＤＭＡＣｉａの内部レジスタに
書込んだデータｉ Ｄ Ｍ ＡＣｌａの内部レジスタか
ら読出しバスエ２に出力しメモリ４ａＶＣ書込む。
ＩＯ装置２ａはＢＣＹＳＴ信号２ｌがアクティブになる
とシステム・パスカラλＤ Ｄ ｆ｛， ， Ｍ／ Ｉ
（Ｊ，Ｒ／Ｗ信号１１を取込み、ＡＩＪＤＲがＩＯ装置
のボートアドレスに一致し、Ｍ／ｌＯ＝ｏである時動作
を開始する。１ｔ／ｗ＝１のと＠ＩＯ装ｉｌ２ａカラデ
ータを祝出し、システムバスのパス１２Ｋ出力する。Ｉ
｛，／Ｗ＝Ｏのときシステム・バスのバス１２からデー
タを取υ込みＩＯ装置２ａ内に書込む。
とシステム・パスカラλＤ Ｄ ｆ｛， ， Ｍ／ Ｉ
（Ｊ，Ｒ／Ｗ信号１１を取込み、ＡＩＪＤＲがＩＯ装置
のボートアドレスに一致し、Ｍ／ｌＯ＝ｏである時動作
を開始する。１ｔ／ｗ＝１のと＠ＩＯ装ｉｌ２ａカラデ
ータを祝出し、システムバスのパス１２Ｋ出力する。Ｉ
｛，／Ｗ＝Ｏのときシステム・バスのバス１２からデー
タを取υ込みＩＯ装置２ａ内に書込む。
主記憶装置４ａぱＢＣＹ８Ｔ信号２１がアクティブにな
るとシステムバスからＭ／ＴＯ ， ｉｔ／Ｗ信号１１
を取り込み、Ｍ／ＩＯ＝１である時動作を開始する。ａ
，”ｗ＝１のときメモリ４ａ内のＡＤＤＲで指定される
番地からデータを読みだし、システムバスのバスｌ２に
出力する。
るとシステムバスからＭ／ＴＯ ， ｉｔ／Ｗ信号１１
を取り込み、Ｍ／ＩＯ＝１である時動作を開始する。ａ
，”ｗ＝１のときメモリ４ａ内のＡＤＤＲで指定される
番地からデータを読みだし、システムバスのバスｌ２に
出力する。
Ｋ／Ｗ＝Ｑの時、システム・バスのバス１２からデータ
を取込みメモＩＪ ｄ ａ内のＡｆ）Ｌ）Ｒで指定され
る番地に書込む。このときのタイぐングを示した図が第
６図である。この図に釦いて、ＤＭＡ転送が始まるとま
ず、リード・バスサイクルｔＲが開始される。リード・
バスサイクルでは，ＩＯ装置１たはメモリからデータｆ
｛，Ｄｌを読出しｌ）ＭＡＣ１ａの内部レジスタに書き
込む。
を取込みメモＩＪ ｄ ａ内のＡｆ）Ｌ）Ｒで指定され
る番地に書込む。このときのタイぐングを示した図が第
６図である。この図に釦いて、ＤＭＡ転送が始まるとま
ず、リード・バスサイクルｔＲが開始される。リード・
バスサイクルでは，ＩＯ装置１たはメモリからデータｆ
｛，Ｄｌを読出しｌ）ＭＡＣ１ａの内部レジスタに書き
込む。
次にライト・バスサイクルが開始される。ライト・バス
サイクルでＦｉ １，１−ド・バスサイクルでＤＭＡＣ
ｌａの内部レジスタの書込んだデータＷＤ，を出力しメ
モＩＪ ｔたはＩＯ装置に書込む。
サイクルでＦｉ １，１−ド・バスサイクルでＤＭＡＣ
ｌａの内部レジスタの書込んだデータＷＤ，を出力しメ
モＩＪ ｔたはＩＯ装置に書込む。
このようにリード・バスサイクルとライト・バスサイク
ルが完全に独立してかり、ｌバスサイクルでリードとラ
イトが出来るフライバイ転送に比べて２倍のバスサイク
ルを必要とすることがわかる。
ルが完全に独立してかり、ｌバスサイクルでリードとラ
イトが出来るフライバイ転送に比べて２倍のバスサイク
ルを必要とすることがわかる。
上述したように従来技術に釦いては。システム・パスの
バス幅、ＩＯ装置のボート幅が広がり、ビス・アライン
・データを転送するために２バス・サイクル転送を用い
るとフライバイ転送より転送速度が大幅に遅くなってし
１うという欠点がある。
バス幅、ＩＯ装置のボート幅が広がり、ビス・アライン
・データを転送するために２バス・サイクル転送を用い
るとフライバイ転送より転送速度が大幅に遅くなってし
１うという欠点がある。
本発明の目的は、このような欠点を除き、バスサイクル
の時間を長くすることなしに、２バスサイクル転送を動
作できるようにしたＤＭＡ転送刊御方式を提供すること
にある。
の時間を長くすることなしに、２バスサイクル転送を動
作できるようにしたＤＭＡ転送刊御方式を提供すること
にある。
本発明のＤＭＡ転送制御方式の構或は、読出しを行うバ
スサイクルと書込みを行うバスサイクルの２つのバスサ
イクルで１単位のＤＭＡ転送を行うＤＭＡ転送装置と、
このＤＭＡ転送装置から供給されるＩＯバスサイクル開
始信号とこのＤ〜ＩＡ転送装置へ供給されるＩＯバスサ
イクル終了信号とを接続するＩＯ装置と、このＩＯ装置
へ供給されるメモリ・バスサイクル終了信号と前記ＤＭ
Ａ転送装置から供給されるメモリ・バスサイクル開始信
号とを接続する主記憶装置と、これら各装置と共通接続
されるアドレスバス釦よびデータバスとを備え、 前記ＩＯ装置から前記主記憶装置へのＤＭＡ転送の場合
には、筐ず前記メモリ・バスサイクル終了信号がバスサ
イクル終了を示す前に、前記ＩＯバスサイクル開始信号
をバスサイクル開始を示すようにし、前記アドレスバス
にＩＯアドレスを出力し、同時にメモリ・バスサイクル
終了信号がバスサイクル終了を示しているとき前記ＤＭ
Ａ転送装置内に一旦記憶してひいたデータを前記データ
バスに出力し、次に前記ＩＯ・バスサイクル終了信号が
バスサイクル終了を示す前に、前記メモリ・バスサイク
ル開始信号をバスサイクル開始を示すようにし、前記ア
ドレスバスにメモリアドレスを出力し、同時にＩＯバス
サイクル終了信号がバスサイクル終了を示しているとき
は前記データバス上のデータを前記ＤＭＡ転送装置内に
一旦記憶し、前記主記憶装置から前記ＩＯ装置へのＤＭ
Ａ転送の場合には、渣ず前記ＩＯバスサイクル終了信号
がバスサイクル終了を示す前に、前記メモリ・バスサイ
クル開始信号をバスサイクル開始を示すようにし、前記
アドレスバスにメモリアドレスを出力し、同時にＩＯバ
スサイクル終了信号がバスサイクル終了を示していると
き前記Ｄ Ｍ Ａ転送ｉ＋ｔ内に一旦記憶して訃いたデ
ータを前記データバスに出力し、次に前記メモリ・バス
サイクル終了信号がバスサイクル終了を示す前に、前記
ＩＯバスサイクル開始信号をバスサイクル開始を示すよ
うにし前記アドレスバスにＩＯアドレスを出力し、同時
にメモリ・バスサイクル終了信号がバスサイクル終了を
示しているときは前記データバス上のデータを前記Ｄ
Ｍ Ａ転送装置内に一旦記憶することを特徴とする。
スサイクルと書込みを行うバスサイクルの２つのバスサ
イクルで１単位のＤＭＡ転送を行うＤＭＡ転送装置と、
このＤＭＡ転送装置から供給されるＩＯバスサイクル開
始信号とこのＤ〜ＩＡ転送装置へ供給されるＩＯバスサ
イクル終了信号とを接続するＩＯ装置と、このＩＯ装置
へ供給されるメモリ・バスサイクル終了信号と前記ＤＭ
Ａ転送装置から供給されるメモリ・バスサイクル開始信
号とを接続する主記憶装置と、これら各装置と共通接続
されるアドレスバス釦よびデータバスとを備え、 前記ＩＯ装置から前記主記憶装置へのＤＭＡ転送の場合
には、筐ず前記メモリ・バスサイクル終了信号がバスサ
イクル終了を示す前に、前記ＩＯバスサイクル開始信号
をバスサイクル開始を示すようにし、前記アドレスバス
にＩＯアドレスを出力し、同時にメモリ・バスサイクル
終了信号がバスサイクル終了を示しているとき前記ＤＭ
Ａ転送装置内に一旦記憶してひいたデータを前記データ
バスに出力し、次に前記ＩＯ・バスサイクル終了信号が
バスサイクル終了を示す前に、前記メモリ・バスサイク
ル開始信号をバスサイクル開始を示すようにし、前記ア
ドレスバスにメモリアドレスを出力し、同時にＩＯバス
サイクル終了信号がバスサイクル終了を示しているとき
は前記データバス上のデータを前記ＤＭＡ転送装置内に
一旦記憶し、前記主記憶装置から前記ＩＯ装置へのＤＭ
Ａ転送の場合には、渣ず前記ＩＯバスサイクル終了信号
がバスサイクル終了を示す前に、前記メモリ・バスサイ
クル開始信号をバスサイクル開始を示すようにし、前記
アドレスバスにメモリアドレスを出力し、同時にＩＯバ
スサイクル終了信号がバスサイクル終了を示していると
き前記Ｄ Ｍ Ａ転送ｉ＋ｔ内に一旦記憶して訃いたデ
ータを前記データバスに出力し、次に前記メモリ・バス
サイクル終了信号がバスサイクル終了を示す前に、前記
ＩＯバスサイクル開始信号をバスサイクル開始を示すよ
うにし前記アドレスバスにＩＯアドレスを出力し、同時
にメモリ・バスサイクル終了信号がバスサイクル終了を
示しているときは前記データバス上のデータを前記Ｄ
Ｍ Ａ転送装置内に一旦記憶することを特徴とする。
次に本発明について図面を用いつつ説明する。
第１図は本発明の一実施例にかけるＤＭＡ転送装置のシ
ステム構成を説明するブロック図、第２図は第１図での
タイミング・チャート、第３図は本実施例に釦ける状態
遷移図である。
ステム構成を説明するブロック図、第２図は第１図での
タイミング・チャート、第３図は本実施例に釦ける状態
遷移図である。
本実施例は、従来例で説明した２バスサイクルＤ Ｍ
Ａ転送のリード・バスサイクルとライト・バスサイクル
をオーバーラップさせることにより、ＤＭＡ転送に要す
る時間を短縮している。即ち、リード・バスサイクルを
開始した後、バスサイクル終了前にライト・バスサイク
ルを先行ｆｊ＋＋ ｎにより開始し、次にリード・バス
サイクルを終了し、さらにライト・バスサイクル終了前
に２回目のりード・バスサイクルを先行制御により開始
する事により、バスサイクルに要する時間を短縮してい
る。
Ａ転送のリード・バスサイクルとライト・バスサイクル
をオーバーラップさせることにより、ＤＭＡ転送に要す
る時間を短縮している。即ち、リード・バスサイクルを
開始した後、バスサイクル終了前にライト・バスサイク
ルを先行ｆｊ＋＋ ｎにより開始し、次にリード・バス
サイクルを終了し、さらにライト・バスサイクル終了前
に２回目のりード・バスサイクルを先行制御により開始
する事により、バスサイクルに要する時間を短縮してい
る。
本実施例では、バスサイクル開始信号（ＢＣＹＳＴ）を
主記憶部（メモリ）４用のバスサイクル開始信号ＭＢＹ
８Ｔｔ ３、ＩＯ装ｆｔＺ用のバスサイクル開始信号Ｉ
［ｌＣＹＳＴｌ ５に分けている。
主記憶部（メモリ）４用のバスサイクル開始信号ＭＢＹ
８Ｔｔ ３、ＩＯ装ｆｔＺ用のバスサイクル開始信号Ｉ
［ｌＣＹＳＴｌ ５に分けている。
Ｌ
同様に、バスサイクル延長信号（建ＥＡＤＹ）１＝メモ
リ４用のバスサイクル延長信号Ｉ Ｒ ｋＪＡ Ｄ Ｙ
ｌ６に分けている。
リ４用のバスサイクル延長信号Ｉ Ｒ ｋＪＡ Ｄ Ｙ
ｌ６に分けている。
ＤＭＡＣＩから出力されるＡＬ）Ｄ九，Ｍ／ＩＯ，■／
Ｗを含むアドレスバス１１の各信号はレジスタ３を通し
てＩＯ装置２に接続され、１たレジスタ５を通してメモ
リ４に接続される。データバス！２は従来例と同じ（Ｄ
ＭＡＣＩ．メモリ４、ＩＯ装置２に共通に接続される。
Ｗを含むアドレスバス１１の各信号はレジスタ３を通し
てＩＯ装置２に接続され、１たレジスタ５を通してメモ
リ４に接続される。データバス！２は従来例と同じ（Ｄ
ＭＡＣＩ．メモリ４、ＩＯ装置２に共通に接続される。
ＤＭＡＣＩは、２バスサイクル転送では最初にリード・
バスサイクルを開始する。リード転送（メモリ４からＩ
Ｏ装置２への転送）では、最初にバスサイクル開始信号
ｌ３をアクティブにし、λＤＤＲ ，Ｒ／Ｗ，Ｍ／ＩＯ
のアドレスバス１ｌの各信号を出力する。ＡＤＤＲには
メモリ４から読みだすべきアドレスを出力し、Ｒ／Ｗ＝
ｌ，Ｍ／ＩＯ＝１を出力する。
バスサイクルを開始する。リード転送（メモリ４からＩ
Ｏ装置２への転送）では、最初にバスサイクル開始信号
ｌ３をアクティブにし、λＤＤＲ ，Ｒ／Ｗ，Ｍ／ＩＯ
のアドレスバス１ｌの各信号を出力する。ＡＤＤＲには
メモリ４から読みだすべきアドレスを出力し、Ｒ／Ｗ＝
ｌ，Ｍ／ＩＯ＝１を出力する。
２番目に、バスサイクル開始信号ｌ３をインアクティブ
にし、ＩＯバスサイクル開始（ＩＢＣＹＳＴ）信号ｌ５
をアクティブにしライト・バスサイクルを開始し、ＡＤ
ＤＲ ，Ｍ／ＩＯ ，Ｒ／Ｗの各信号ＩＩを出力する。
にし、ＩＯバスサイクル開始（ＩＢＣＹＳＴ）信号ｌ５
をアクティブにしライト・バスサイクルを開始し、ＡＤ
ＤＲ ，Ｍ／ＩＯ ，Ｒ／Ｗの各信号ＩＩを出力する。
ＡＤＤｆ’４にはＩＯボート１ドレス七出刀し、Ｒ／Ｗ
＝０％Ｍ／１（Ｊ＝０を出力する。１た同時に、ＭＲＥ
ＡＬ）Ｙ信号ｌ４がアクティブになったときメモリ４か
ら読みだされ、データバスｌ２に出力されたデータをｌ
）ＭＡＣＩの内部レジスタに書き込む。
＝０％Ｍ／１（Ｊ＝０を出力する。１た同時に、ＭＲＥ
ＡＬ）Ｙ信号ｌ４がアクティブになったときメモリ４か
ら読みだされ、データバスｌ２に出力されたデータをｌ
）ＭＡＣＩの内部レジスタに書き込む。
３番目にＩ Ｂ Ｃ Ｙ Ｓ Ｔ信号１５をインアクテ
ィブにし、ＭＢＣＹＳＴ信号１３をアクティブにし、２
回目のリード・バスサイクルを開始し、ＡＤＤｉ−ｔ，
ｉも／ｖＶ，Ｍ／ＩＯの各信号１１を出力する。
ィブにし、ＭＢＣＹＳＴ信号１３をアクティブにし、２
回目のリード・バスサイクルを開始し、ＡＤＤｉ−ｔ，
ｉも／ｖＶ，Ｍ／ＩＯの各信号１１を出力する。
ＡＤＤＲにはメモリ４から２回目に絖出すべきアドレス
を出力し、凡／Ｗ＝ｌ ，Ｍ／ＩＵ＝１を出力する。ま
た同時に、ＩＲＥＡＤＹ信号ｌ６がアクティブになった
ときリードサイクルでＤＭＡＣＩの内部レジスタに書キ
込んだデータをｌ）ＭＡＣｌの内部レジスタから読出し
データバスｌ２に出力しＩＯ装置２に書き込む。
を出力し、凡／Ｗ＝ｌ ，Ｍ／ＩＵ＝１を出力する。ま
た同時に、ＩＲＥＡＤＹ信号ｌ６がアクティブになった
ときリードサイクルでＤＭＡＣＩの内部レジスタに書キ
込んだデータをｌ）ＭＡＣｌの内部レジスタから読出し
データバスｌ２に出力しＩＯ装置２に書き込む。
４番目、５番目以降は２番目、３番目と同様であるがメ
モリ・アドレスが順次加減算される。ライト転送（ＩＯ
装置からメモリへの転送）では最初にＩＢＣＹＳＴ信号
１５ｔｌ−アクティブにしＡＤＤｉ｛，，Ｒ／Ｗ，Ｍ／
ＩＯの各信号１ｌを出力する。
モリ・アドレスが順次加減算される。ライト転送（ＩＯ
装置からメモリへの転送）では最初にＩＢＣＹＳＴ信号
１５ｔｌ−アクティブにしＡＤＤｉ｛，，Ｒ／Ｗ，Ｍ／
ＩＯの各信号１ｌを出力する。
ＡＤＤＲにはＩＯ装置のポートアドレスを出力し、Ｉｔ
／Ｗ＝ｌ ，Ｍ／ＩＯ＝０を出力する。
／Ｗ＝ｌ ，Ｍ／ＩＯ＝０を出力する。
２番目にＩＢＣＹＳＴ信号ｌ５をインアクティブにし、
ＭＢＣＹ８Ｔ信号ｌ３をアクティブにしライト・バスサ
イクルを開始し、ＡＩ）ＤＪＭ／１０，１｛／％’の各
信号１１を出力する。Ａｌ）１）凡にはメモリに書き込
むべきアドレスを出力し、比／Ｗ＝０、Ｍ／ＩＯ＝１を
出力する。
ＭＢＣＹ８Ｔ信号ｌ３をアクティブにしライト・バスサ
イクルを開始し、ＡＩ）ＤＪＭ／１０，１｛／％’の各
信号１１を出力する。Ａｌ）１）凡にはメモリに書き込
むべきアドレスを出力し、比／Ｗ＝０、Ｍ／ＩＯ＝１を
出力する。
また同時に、Ｉｉ｛，ＷＡＬ）Ｙ信号ｌ６がアクティブ
になったときＩＯ装置２から読出され、データバスｌ２
に出力されたデータをＤＭＡＣＩの内部レジスタに舊き
込む。
になったときＩＯ装置２から読出され、データバスｌ２
に出力されたデータをＤＭＡＣＩの内部レジスタに舊き
込む。
３番目にＭＢＣＹＳＴ信号１３をインアクティブにし、
ＩＢＣＹＳＴ信号ｌ５をアクティブにし、２回目のリー
ド・バスサイクルを開始し、ＡＬ）ＤＲ ，ｌ−Ｌ／Ｗ
， Ｍ／ＩＯの各信号１１を出力する。
ＩＢＣＹＳＴ信号ｌ５をアクティブにし、２回目のリー
ド・バスサイクルを開始し、ＡＬ）ＤＲ ，ｌ−Ｌ／Ｗ
， Ｍ／ＩＯの各信号１１を出力する。
ＡＤＤＲにはＩＯボートアドレスを出力し、Ｒ／Ｗ＝ｌ
，Ｍ／ＩＯ＝Ｑを出力する。ｉたｌＥｊ時に、ＭＩＬ
ＥＡＤＹ信号ｌ４がアクティブになったときリードナイ
クルでＤＭＡＣＩの内部レジスタに番き込んだデータを
ＤＭＡＣＩの内部レジスタから読みだしデータアドレス
ｌ２に出力しメモリ４に書き込む。
，Ｍ／ＩＯ＝Ｑを出力する。ｉたｌＥｊ時に、ＭＩＬ
ＥＡＤＹ信号ｌ４がアクティブになったときリードナイ
クルでＤＭＡＣＩの内部レジスタに番き込んだデータを
ＤＭＡＣＩの内部レジスタから読みだしデータアドレス
ｌ２に出力しメモリ４に書き込む。
４番目、５番目以降は２番目、３番目と同様であるがメ
モリアドレスが順次加減算される。
モリアドレスが順次加減算される。
ＩＯ装置２はＩＢＣＹＳＴ信号ｌ５がアクティブになる
とシステムバスからＡＤＤＲ ，Ｍ／ＩＯ，１｛ ／
Ｗ信号１１を取り込みレジスタ３に一旦記憶しＩＨＣＹ
ＳＴｌ５がインアクティブになった後もこの値を記憶す
る。ＩＯ装置２ｉｄレジスタ３に記憶したＡＤＤＲの値
がＩＯ装置２のボートアドレスに一致し、Ｍ／ＩＯ＝０
である時動作を開始する。Ｒ／Ｗ＝１のときＩＯ装置２
からデータを読出し、システムバスのデータバス１２に
出力する。データがデータバス１２上で確定したときＩ
Ｒ，ＥＡＤＹｔ ６をアクティブにする。
とシステムバスからＡＤＤＲ ，Ｍ／ＩＯ，１｛ ／
Ｗ信号１１を取り込みレジスタ３に一旦記憶しＩＨＣＹ
ＳＴｌ５がインアクティブになった後もこの値を記憶す
る。ＩＯ装置２ｉｄレジスタ３に記憶したＡＤＤＲの値
がＩＯ装置２のボートアドレスに一致し、Ｍ／ＩＯ＝０
である時動作を開始する。Ｒ／Ｗ＝１のときＩＯ装置２
からデータを読出し、システムバスのデータバス１２に
出力する。データがデータバス１２上で確定したときＩ
Ｒ，ＥＡＤＹｔ ６をアクティブにする。
Ｒ／Ｗ＝０のトキシステム・バスのパス１２からデータ
を取り込みＩＯ装ｆ２内に書込む。書込みが終了したと
き工凡ＥＡＤＹ１６をアクティブにする。
を取り込みＩＯ装ｆ２内に書込む。書込みが終了したと
き工凡ＥＡＤＹ１６をアクティブにする。
主記憶装置４はＭＨＣＹＳＴ信号１３がアクティブにな
るとシステムバスからＭ／ＩＯ ，Ｒ／Ｗ信号１１を取
込みレジスタ５に一旦記憶しＭＢＣＹＳＴがインアクテ
ィブになった後もこの値を記憶する。主記憶装置４ぱＭ
／ＩＯ＝１である時動作を開始する。１｛，／Ｗ＝１の
とき主記ｔは装置４内のＡＤＤＲで指定される番地から
データを読出し、システムバスのデータバスｌ２に出力
する。データがバスｌ２で上で確定したときＭＲＥＡＤ
Ｙｘ４をアクティブにする。
るとシステムバスからＭ／ＩＯ ，Ｒ／Ｗ信号１１を取
込みレジスタ５に一旦記憶しＭＢＣＹＳＴがインアクテ
ィブになった後もこの値を記憶する。主記憶装置４ぱＭ
／ＩＯ＝１である時動作を開始する。１｛，／Ｗ＝１の
とき主記ｔは装置４内のＡＤＤＲで指定される番地から
データを読出し、システムバスのデータバスｌ２に出力
する。データがバスｌ２で上で確定したときＭＲＥＡＤ
Ｙｘ４をアクティブにする。
ｔｔ７’ｗ＝０の時システムパスのデータバスｌ２から
データを取り込みメモリ４内のＡｌ）ＤＲで指定される
番地に書込む。書込みが終了したときＭＲＥＡｉ）Ｙ
ｌ ４をアクティブにする。
データを取り込みメモリ４内のＡｌ）ＤＲで指定される
番地に書込む。書込みが終了したときＭＲＥＡｉ）Ｙ
ｌ ４をアクティブにする。
このときのタイくングを示した図が萬２図である。この
図に釦いて、ＤＭＡ転送が始丑ると普ず、リード・バス
サイクルｔＨが開始される。このリード・パスナイクル
ｔＲでは、ＩＯ装置１たはメモリからデータＤを読出し
ＤＭＡＣｌの内部レジスタに書き込む。
図に釦いて、ＤＭＡ転送が始丑ると普ず、リード・バス
サイクルｔＨが開始される。このリード・パスナイクル
ｔＲでは、ＩＯ装置１たはメモリからデータＤを読出し
ＤＭＡＣｌの内部レジスタに書き込む。
次にライト・バスサイクルｔｗが開始される。
このライト・バスサイクルｔｗではリード・バスサイク
ルでＤＭＡＣｌの内部レジスタの書込んだデータをデー
タバスｌ２に出力しメモリ筐たはＩＯ装置に言込ひ。
ルでＤＭＡＣｌの内部レジスタの書込んだデータをデー
タバスｌ２に出力しメモリ筐たはＩＯ装置に言込ひ。
このＤＭＡＣの状態遷移を示した図が第３図の状態遷移
図である。この状態遷移図に釦いてリード転送（メモリ
からＩＯ装置への転送）の時ＲＢＣＹ８Ｔ＝ＭＢＣＹＳ
Ｔ １ｔＲＥ Ａ Ｄ Ｙ ＝〜ｉ｝ＬＥＡｉ）ＹＷＢＣＹ
８Ｔ＝ＩＢＣＹＳＴ Ｗ凡ＥＡＤＹ＝Ｉ几ＥＡＤＹ リードアドレス＝メモリアドレス ライトアドレス＝ＩＯボートアドレス と定義する。
図である。この状態遷移図に釦いてリード転送（メモリ
からＩＯ装置への転送）の時ＲＢＣＹ８Ｔ＝ＭＢＣＹＳ
Ｔ １ｔＲＥ Ａ Ｄ Ｙ ＝〜ｉ｝ＬＥＡｉ）ＹＷＢＣＹ
８Ｔ＝ＩＢＣＹＳＴ Ｗ凡ＥＡＤＹ＝Ｉ几ＥＡＤＹ リードアドレス＝メモリアドレス ライトアドレス＝ＩＯボートアドレス と定義する。
ライト転送（１０装置からメモリへの転送）の時
几ＢＣＹＳ’ｒ＝ＩＢＣＹＳＴ
凡凡ＥＡＤＹ＝ＩＲＥ人ＤＹ
ＷＢＣＹＳＴ＝．−ＭＢＣＹ８Ｔ
Ｗ几Ｅ ＡＤ Ｙ＝ＭＲ Ｅ ＡＤＹ
リードアドレス＝Ｉ（Ｊボートアドレスライトアドレス
＝メモリアドレス と定義する。
＝メモリアドレス と定義する。
最初はアイドル状態Ｔ ｉに初期化される。
ＤＭＡ転送が始普るとＴＩステートに遷移する。
このＴ１ステートではＩＬ Ｈ Ｃ Ｙ Ｓ Ｔをアク
ティフにし、リードアドレスをＡＤＬ）凡に出力し、同
様に１｛，／Ｗ，Ｍ／ＩＯも出力する。Ｔ２１ステート
ではＲＢＣＹ８Ｔをインアクティブにし、ＷＢＣＹＳＴ
をアクティブにし、ライト・アドレス全ＡＤＤ凡に出力
する。同様にＲ／Ｗ，Ｍ／ＩＯも出力する。ＲＲＥＡｉ
）Ｙがアクティブになるのを待ちリードデータをＤＭＡ
Ｃｌの内部レジスタに記憶する。ｌ｛， ｌＬ Ｅ Ａ
Ｄ Ｙがアクティブになると、転送を継続する場合Ｔ
１２に遷移する。転送を終了する場合Ｔ ｉ ２に遷移
する。
ティフにし、リードアドレスをＡＤＬ）凡に出力し、同
様に１｛，／Ｗ，Ｍ／ＩＯも出力する。Ｔ２１ステート
ではＲＢＣＹ８Ｔをインアクティブにし、ＷＢＣＹＳＴ
をアクティブにし、ライト・アドレス全ＡＤＤ凡に出力
する。同様にＲ／Ｗ，Ｍ／ＩＯも出力する。ＲＲＥＡｉ
）Ｙがアクティブになるのを待ちリードデータをＤＭＡ
Ｃｌの内部レジスタに記憶する。ｌ｛， ｌＬ Ｅ Ａ
Ｄ Ｙがアクティブになると、転送を継続する場合Ｔ
１２に遷移する。転送を終了する場合Ｔ ｉ ２に遷移
する。
’１” １ ２ステートではＷＢＣＹＳＴをインアクテ
ィブにし、ＲＢＣＹ８Ｔをアクティブにし、リードアド
レスをＡ Ｄ Ｄ ｌ｛，に出力する。同様にｕ７ｗ，
Ｍ／ＩＯも出力する。ライトデータをＤＭＡＣｌの内部
レジスタから続出しデータバスｌ２に出力し、ＷＲＥＡ
ＤＹがアクティブになるのを待ち、このＷＲＥＡＤＹが
アクティブになるとＴ２１に遷移する。
ィブにし、ＲＢＣＹ８Ｔをアクティブにし、リードアド
レスをＡ Ｄ Ｄ ｌ｛，に出力する。同様にｕ７ｗ，
Ｍ／ＩＯも出力する。ライトデータをＤＭＡＣｌの内部
レジスタから続出しデータバスｌ２に出力し、ＷＲＥＡ
ＤＹがアクティブになるのを待ち、このＷＲＥＡＤＹが
アクティブになるとＴ２１に遷移する。
Ｔｉ２ステートはＤＭ人転送を終了するステートであり
、ｌ｛，ＢＣＹＳＴ，ＷＢＣＹＳＴを共にインアクティ
ブにし、ＡＤＤＲ ，Ｒ／Ｗ ，Ｍ／ＩＯの各信号１１
−ハイインピーダンスにする。ライト・データをＤＭＡ
Ｃ Ｉの内部レジスタから読出しデータバスｌ２に出力
し、Ｗｌ｛，ＥＡＤＹがアクティブになるのを待つ。Ｗ
ＲＥＡＤＹがアクティブになるとＴｉに遷移する。
、ｌ｛，ＢＣＹＳＴ，ＷＢＣＹＳＴを共にインアクティ
ブにし、ＡＤＤＲ ，Ｒ／Ｗ ，Ｍ／ＩＯの各信号１１
−ハイインピーダンスにする。ライト・データをＤＭＡ
Ｃ Ｉの内部レジスタから読出しデータバスｌ２に出力
し、Ｗｌ｛，ＥＡＤＹがアクティブになるのを待つ。Ｗ
ＲＥＡＤＹがアクティブになるとＴｉに遷移する。
以上説明したように本発明により２バスサイクル転送に
９いても、リード・バスサイクルとライト・バスサイク
ルをオーバーラップさせることにより高速に１）ＭＡ転
送を行うことが出来る。
９いても、リード・バスサイクルとライト・バスサイク
ルをオーバーラップさせることにより高速に１）ＭＡ転
送を行うことが出来る。
第４図は本発明の第２の実施例に釦けるシステム構或を
示すブロック図である。第１の実施例ではＩＯ装置と主
記憶湊置との間のＤＭＡ転送について説明を行ったが、
第２の実施例のように、主記憶装置から主記憶装置への
ＤＭ人転送についても適用することが可能である。
示すブロック図である。第１の実施例ではＩＯ装置と主
記憶湊置との間のＤＭＡ転送について説明を行ったが、
第２の実施例のように、主記憶装置から主記憶装置への
ＤＭ人転送についても適用することが可能である。
この実施例では、主記憶装置７にデュアルボート・メモ
リを用いている。ＤＭＡＣ６のアドレスバス、テータパ
スはシステムバス上のアドレスバス１１，データバスｌ
２に接続される。第１ポートｌ９のアドレスバス、テー
タパスはシステムバス上のアドレスバス１１１データバ
スｌ２に接続され、第２ボー｝２０のアドレスバス、テ
ータバスも／ステムバス上のアドレスバスｌ ｌ．ｆ一
タバスｌ２に接続される。
リを用いている。ＤＭＡＣ６のアドレスバス、テータパ
スはシステムバス上のアドレスバス１１，データバスｌ
２に接続される。第１ポートｌ９のアドレスバス、テー
タパスはシステムバス上のアドレスバス１１１データバ
スｌ２に接続され、第２ボー｝２０のアドレスバス、テ
ータバスも／ステムバス上のアドレスバスｌ ｌ．ｆ一
タバスｌ２に接続される。
ボートｌ９のバスサイクル開始信号にＤＭＡＣ６からの
ＩＯバスサイクル開始信号（ ＩＢＣＹＳＴｌ５）を接
続し、ボート１９のバスサイクル終了信号をＤＭＡＣ６
のＩＯバスサイクル終了信号（Ｉ凡ＥＡＤＹｘ ６ ）
に接続する。同様に、第２ボート２０のバス・サイクル
開始信号にＬ）ＭＡＣ６からのメモリ・バスサイクル開
始信号（ＭＢＣＹＳＴ１３）を接続し、ボー｝２０のバ
スサイクル終了信号をＤＭＡＣ６のメモリ・バスサイク
ル終了信号（ＭＲＥＡＤＹ１４）に接続する。
ＩＯバスサイクル開始信号（ ＩＢＣＹＳＴｌ５）を接
続し、ボート１９のバスサイクル終了信号をＤＭＡＣ６
のＩＯバスサイクル終了信号（Ｉ凡ＥＡＤＹｘ ６ ）
に接続する。同様に、第２ボート２０のバス・サイクル
開始信号にＬ）ＭＡＣ６からのメモリ・バスサイクル開
始信号（ＭＢＣＹＳＴ１３）を接続し、ボー｝２０のバ
スサイクル終了信号をＤＭＡＣ６のメモリ・バスサイク
ル終了信号（ＭＲＥＡＤＹ１４）に接続する。
このような構成の本発明により、２バスサイクル転送で
、リード・バスサイクルとライト・バスサイクルをオー
バーラップサせて、高速にメモリからメモリへのＤ Ｍ
Ａ転送を行うことが”Ｊ能になる。
、リード・バスサイクルとライト・バスサイクルをオー
バーラップサせて、高速にメモリからメモリへのＤ Ｍ
Ａ転送を行うことが”Ｊ能になる。
以上説明したように本発明によれば、２バスサイクル転
送に釦いても、リード・バスサイクルとライト・バスサ
イクルとをオーバーラップさせることにより、高速にＤ
ＭＡ転送を行うことが出米るという効果がある。
送に釦いても、リード・バスサイクルとライト・バスサ
イクルとをオーバーラップさせることにより、高速にＤ
ＭＡ転送を行うことが出米るという効果がある。
第１図は本発明の一実施例のＤＭＡ転送装置のシステム
ブロック図、第２区は第１図のＤＭＡ転送のタイくング
チャート、第３図は第１図のＤＭＡ転送装置の状態遷移
図、＠４図は本発明の第２の実施例のブロック凶、第５
図は従来例のＬＡＭＡ転送装置の／ステムブロック図、
第６図は第５図のＬ）ＭＡ転送のタイミングチャートで
ある。 １ ， ｌ ａ ， ６−・−・ＤＭＡｃ， ２ ．
２ ａ−−ＩＯ装１、３．５・・・・・・レジスタ、４
，４ａ，７・・・・・・主記憶部、１１・・・゜゜゜ア
ドレスバス、ｌ２・・・・・・データバス、１３・・・
・・・メモリ・バスサイクル開始信号、ｌ４・・・・・
・メモリ・バスサイクル終了１呂号、１５・゜゛・・・
ＩＯバスサイクル開始信号、ｌ６・・・・・・ＩＯバス
サイクル終了信号、１７・・・・・・ＤＲＱ％ ｌ８・
・・・・・Ｄ入ＣＫ，１９・・・・・・第１ボート、２
０・・・・・・第２ボート。
ブロック図、第２区は第１図のＤＭＡ転送のタイくング
チャート、第３図は第１図のＤＭＡ転送装置の状態遷移
図、＠４図は本発明の第２の実施例のブロック凶、第５
図は従来例のＬＡＭＡ転送装置の／ステムブロック図、
第６図は第５図のＬ）ＭＡ転送のタイミングチャートで
ある。 １ ， ｌ ａ ， ６−・−・ＤＭＡｃ， ２ ．
２ ａ−−ＩＯ装１、３．５・・・・・・レジスタ、４
，４ａ，７・・・・・・主記憶部、１１・・・゜゜゜ア
ドレスバス、ｌ２・・・・・・データバス、１３・・・
・・・メモリ・バスサイクル開始信号、ｌ４・・・・・
・メモリ・バスサイクル終了１呂号、１５・゜゛・・・
ＩＯバスサイクル開始信号、ｌ６・・・・・・ＩＯバス
サイクル終了信号、１７・・・・・・ＤＲＱ％ ｌ８・
・・・・・Ｄ入ＣＫ，１９・・・・・・第１ボート、２
０・・・・・・第２ボート。
Claims (1)
- 【特許請求の範囲】 読出しを行うバスサイクルと書込みを行うバスサイクル
の２つのバスサイクルで１単位のＤＭＡ転送を行うＤＭ
Ａ転送装置と、このＤＭＡ転送装置から供給されるＩＯ
バスサイクル開始信号とこのＤＭＡ転送装置へ供給され
るＩＯバスサイクル終了信号とを接続するＩＯ装置と、
このＩＯ装置へ供給されるメモリ・バスサイクル終了信
号と前記ＤＭＡ転送装置から供給されるメモリ・バスサ
イクル開始信号とを接続する主記憶装置と、これら各装
置と共通接続されるアドレスバスおよびデータバスとを
備え、 前記ＩＯ装置から前記主記憶装置へのＤＭＡ転送の場合
には、まず前記メモリ・バスサイクル終了信号がバスサ
イクル終了を前に、前記ＩＯバスサイクル開始信号をバ
スサイクル開始を示すようにし、前記アドレスバスにＩ
Ｏアドレスを出力し、同時にメモリ・バスサイクル終了
信号がバスサイクル終了を示しているとき前記ＤＭＡ転
送装置内に一旦記憶しておいたデータを前記データバス
に出力し、次に前記ＩＯ・バスサイクル終了信号がバス
サイクル終了を示す前に、前記メモリ・バスサイクル開
始信号をバスサイクル開始を示すようにし、前記アドレ
スバスにメモリアドレスを出力し、同時にＩＯバスサイ
クル終了信号がバスサイクル終了を示しているときは前
記データバス上のデータを前記ＤＭＡ転送装置内に一旦
記憶し、前記主記憶装置から前記ＩＯ装置へのＤＭＡ転
送の場合には、まず前記ＩＯバスサイクル終了信号がバ
スサイクル終了を示す前に、前記メモリ・バスサイクル
開始信号をバスサイクル開始を示すように、前記アドレ
スバスにメモリアドレスを出力し、同時にＩＯバスサイ
クル終了信号がバスサイクル終了を示しているとき前記
ＤＭＡ転送装置内に一旦記憶しておいたデータを前記デ
ータバスに出力し、次に前記メモリ・バスサイクル終了
信号がバスサイクル終了を示す前に、前記ＩＯバスサイ
クル開始信号をバスサイクル開始を示すようにし前記ア
ドレスバスにＩＯアドレスを出力し、同時にメモリ・バ
スサイクル終了信号がバスサイクル終了を示していると
きは前記データバス上のデータを前記ＤＭＡ転送装置内
に一旦記憶することを特徴とするＤＭＡ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19300189A JPH0357055A (ja) | 1989-07-25 | 1989-07-25 | Ｄｍａ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19300189A JPH0357055A (ja) | 1989-07-25 | 1989-07-25 | Ｄｍａ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357055A true JPH0357055A (ja) | 1991-03-12 |
Family
ID=16300561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19300189A Pending JPH0357055A (ja) | 1989-07-25 | 1989-07-25 | Ｄｍａ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0357055A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6032238A (en) * | 1998-02-06 | 2000-02-29 | Interantional Business Machines Corporation | Overlapped DMA line transfers |
-
1989
- 1989-07-25 JP JP19300189A patent/JPH0357055A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6032238A (en) * | 1998-02-06 | 2000-02-29 | Interantional Business Machines Corporation | Overlapped DMA line transfers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0357055A (ja) | Ｄｍａ転送制御方式 | |
| JPS61166647A (ja) | マイクロプロセツサ装置およびアドレス可能なメモリから情報を読出すためのアクセス方法 | |
| JPS592058B2 (ja) | 記憶装置 | |
| JP2522412B2 (ja) | プログラマブルコントロ―ラと入出力装置の間の通信方法 | |
| JP3266610B2 (ja) | Ｄｍａ転送方式 | |
| JPH0222748A (ja) | 不揮発生メモリ制御回路 | |
| JPH0375957A (ja) | Ｄｍａ転送制御方式 | |
| JP3201439B2 (ja) | ダイレクト・メモリ・アクセス・制御回路 | |
| JPH01175056A (ja) | プログラム転送方式 | |
| JP2574821B2 (ja) | ダイレクトメモリアクセス・コントローラ | |
| JPH05173936A (ja) | データ転送処理装置 | |
| JPS63284659A (ja) | Ｄｍａ転送制御方法 | |
| JPH0696006A (ja) | Ｄｍａコントローラ | |
| JPH02211571A (ja) | 情報処理装置 | |
| JPH03144740A (ja) | プロセッサ比較装置と命令供給装置 | |
| JPH03182956A (ja) | バッファメモリ共用方式 | |
| JPH03211652A (ja) | ダイレクトメモリアクセス回路 | |
| JPH058459B2 (ja) | ||
| JPS63228359A (ja) | デ−タ転送制御方式 | |
| JPH0437946A (ja) | 通信方式 | |
| JPH02307149A (ja) | 直接メモリアクセス制御方式 | |
| JP2001144817A (ja) | データ通信システム | |
| JPH01134649A (ja) | Ｉ／ｏチャネル制御装置 | |
| JPS6325732A (ja) | マイクロプログラム制御装置 | |
| JPH03208152A (ja) | Ｄｍａ転送方式 |