JPH0511470B2 - - Google Patents
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- Publication number
- JPH0511470B2 JPH0511470B2 JP6936285A JP6936285A JPH0511470B2 JP H0511470 B2 JPH0511470 B2 JP H0511470B2 JP 6936285 A JP6936285 A JP 6936285A JP 6936285 A JP6936285 A JP 6936285A JP H0511470 B2 JPH0511470 B2 JP H0511470B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- inverter
- vertical synchronization
- synchronization separation
- Prior art date
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- Expired - Lifetime
Links
- 238000000926 separation method Methods 0.000 claims description 19
- 239000003990 capacitor Substances 0.000 claims description 10
- 230000005684 electric field Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテレビジヨン信号の垂直同期分離回路
に関し、特に弱電界においても同期分離を可能に
した回路に関するものである。
に関し、特に弱電界においても同期分離を可能に
した回路に関するものである。
第３図はこの種の従来の垂直同期分離回路のブ
ロツク図である。すなわち、信号入力端子１から
の信号をローパスフイルタ２（以下LPFと称す）
に供給し、このLPF２の出力にインバータ３の
入力を接続し、このインバータ３の出力を信号出
力端子５として垂直同期分離回路を構成してい
た。
ロツク図である。すなわち、信号入力端子１から
の信号をローパスフイルタ２（以下LPFと称す）
に供給し、このLPF２の出力にインバータ３の
入力を接続し、このインバータ３の出力を信号出
力端子５として垂直同期分離回路を構成してい
た。
〔発明が解決しようとする問題点〕
この従来の垂直同期分離回路は、強電界時に
は、第４図ａ〜ｃに示すように、入力信号（第４
図ａ）に対し、LPF２の出力（第４図ｂ）の所
定スレツシヨルド電圧以上がインバータ３により
反転されて出力（第４図ｃ）されていた。しか
し、弱電界においては信号出力にノイズが加わる
ため（第５図ａ）LPF２の出力振幅が第５図ｂ
のように小さくなり、インバータ３の論理スレツ
シヨルド電圧に達しなくなつてしまい、インバー
タ３の出力が第５図ｃのように反転せず同期分離
出力が得られなくなつていた。
は、第４図ａ〜ｃに示すように、入力信号（第４
図ａ）に対し、LPF２の出力（第４図ｂ）の所
定スレツシヨルド電圧以上がインバータ３により
反転されて出力（第４図ｃ）されていた。しか
し、弱電界においては信号出力にノイズが加わる
ため（第５図ａ）LPF２の出力振幅が第５図ｂ
のように小さくなり、インバータ３の論理スレツ
シヨルド電圧に達しなくなつてしまい、インバー
タ３の出力が第５図ｃのように反転せず同期分離
出力が得られなくなつていた。
また、従来の回路でCMOS構造を用いた場合、
インバータ３のPcHトランジスタ及びNcHトラ
ンジスタのサイズ比を変え、上記論理スレツシヨ
ルド電圧を設定していた。しかし、インバータ３
の論理スレツシヨルド電圧は、NcMトランジス
タの約1Vのしきい値電圧（以下VTと称す）（
1V程度）以下には下がらず、またその電圧値の
製造バラツキが大きく、例えば電源電圧5V時に
1V程度バラつくという欠点があり、弱電界での
垂直同期分離には限界があつた。
インバータ３のPcHトランジスタ及びNcHトラ
ンジスタのサイズ比を変え、上記論理スレツシヨ
ルド電圧を設定していた。しかし、インバータ３
の論理スレツシヨルド電圧は、NcMトランジス
タの約1Vのしきい値電圧（以下VTと称す）（
1V程度）以下には下がらず、またその電圧値の
製造バラツキが大きく、例えば電源電圧5V時に
1V程度バラつくという欠点があり、弱電界での
垂直同期分離には限界があつた。
本発明の目的は、このような問題を解決し、弱
電界でも垂直同期分離を可能とした垂直同期分離
回路を提供することにある。
電界でも垂直同期分離を可能とした垂直同期分離
回路を提供することにある。
本発明の垂直同期分離回路は、入力端子から入
力信号を受けるローパスフイルタと、このローパ
スフイルタからの信号出力を受けるコンデンサ
と、このコンデンサの出力に一端が接続された抵
抗と、この抵抗の一端と他端とがそれぞれ入力端
と出力端とに接続された第1MOSインバータと、
前記コンデンサの出力を入力端とし出力端を信号
出力端子とした第2MOSインバータとを含み構成
される。
力信号を受けるローパスフイルタと、このローパ
スフイルタからの信号出力を受けるコンデンサ
と、このコンデンサの出力に一端が接続された抵
抗と、この抵抗の一端と他端とがそれぞれ入力端
と出力端とに接続された第1MOSインバータと、
前記コンデンサの出力を入力端とし出力端を信号
出力端子とした第2MOSインバータとを含み構成
される。
本発明の垂直同期分離回路は、従来の構成では
NcHのVT以下には下げられなかつた検出レベル
を下げるために、積分回路と反転アンプ部との直
流成分を分離し、かつMOSインバータの入出力
を抵抗で接続したバイアス回路を用いることによ
り、反転アンプ部をバイアスしてそのバイアスレ
ベルより、少し高い論理スレツシヨルド電圧を持
たせて弱電界における同期分離を実現している。
NcHのVT以下には下げられなかつた検出レベル
を下げるために、積分回路と反転アンプ部との直
流成分を分離し、かつMOSインバータの入出力
を抵抗で接続したバイアス回路を用いることによ
り、反転アンプ部をバイアスしてそのバイアスレ
ベルより、少し高い論理スレツシヨルド電圧を持
たせて弱電界における同期分離を実現している。
次に図面により本発明を詳細に説明する。
第１図は本発明の一実施例の回路図である。本
実施例は、信号出力端子１とLPF２の入力とを
接続し、このLPF２の出力をカツプリングコン
デンサＣ１の一端に接続し、このカツプリングコ
ンデンサの他端に、入出力を抵抗Ｒ１を介して接
続してバイアス回路を構成するMOSインバータ
４の入力および反転アンプを構成するMOSイン
バータ３の入力を接続し、MOSインバータ３の
出力を信号出力端子５とする構成となつている。
実施例は、信号出力端子１とLPF２の入力とを
接続し、このLPF２の出力をカツプリングコン
デンサＣ１の一端に接続し、このカツプリングコ
ンデンサの他端に、入出力を抵抗Ｒ１を介して接
続してバイアス回路を構成するMOSインバータ
４の入力および反転アンプを構成するMOSイン
バータ３の入力を接続し、MOSインバータ３の
出力を信号出力端子５とする構成となつている。
第２図ａ〜ｄは第１図の各波形図を示す。第２
図ａ，ｄは入力信号波形及びLPF出力波形であ
り、第５図ａ，ｂと同一である。第２図ｃはカツ
プリングコンデンサＣ１の出力波形であり、
LPF出力信号（第５図ｂ）から直流成分を分離
し、さらにバイアス回路電圧VT2を加えた波形と
なる。
図ａ，ｄは入力信号波形及びLPF出力波形であ
り、第５図ａ，ｂと同一である。第２図ｃはカツ
プリングコンデンサＣ１の出力波形であり、
LPF出力信号（第５図ｂ）から直流成分を分離
し、さらにバイアス回路電圧VT2を加えた波形と
なる。
ここでバイアス回路電圧VT2は、MOSインバー
タ４の論理スレツシヨルド電圧となり、MOSイ
ンバータ３の論理スレツシヨルド電圧VT1との間
に任意の電圧差をこれらMOSインバータ３，４
のトランジスタサイズの比を適当に設定して設け
る事により、第２図ｄの様にバイアス回路電圧
VT1より、少し小さく設定し、出力端子５にその
垂直同期分離出力が得られる。
タ４の論理スレツシヨルド電圧となり、MOSイ
ンバータ３の論理スレツシヨルド電圧VT1との間
に任意の電圧差をこれらMOSインバータ３，４
のトランジスタサイズの比を適当に設定して設け
る事により、第２図ｄの様にバイアス回路電圧
VT1より、少し小さく設定し、出力端子５にその
垂直同期分離出力が得られる。
ここで電圧VT1，VT2の差電圧は、MOSインバ
ータ３，４の各PcH，NcHのトランジスタサイ
ズの比で決定されるため、設計が容易で、ほぼ
0Vから差電圧を設定でき、かつ製造上バラツキ
が非常に小さい特徴を有する。
ータ３，４の各PcH，NcHのトランジスタサイ
ズの比で決定されるため、設計が容易で、ほぼ
0Vから差電圧を設定でき、かつ製造上バラツキ
が非常に小さい特徴を有する。
本発明によれば、積分回路部と反転アンプ部と
を直流的に分離し、かつ反転アンプ部を第１のイ
ンバータ回路スレツシホルド電圧付近にバイアス
し、第２のインバータの回路スレツシホルド電圧
を第１のインバータの回路スレツシホルド電圧よ
り少し高めにする事により、弱電界時に積分波形
の電圧レベルが低下しても（従来VT以下になる
と垂直同期分離できなかつた領域でも）、反転ア
ンプ部の２つのインバータの回路スレツシホルド
電圧の差まで検出電圧レベルを下げる事ができ
る。また、集積回路でMOSインバータを構成す
る事により、回路スレツシホルド電圧の差がトラ
ンジスタのサイズ比により決まるため、回路スレ
ツシホルド電圧の差をほぼ一定に保つことが出
来、弱電界でも安定な垂直同期分離が可能とな
る。
を直流的に分離し、かつ反転アンプ部を第１のイ
ンバータ回路スレツシホルド電圧付近にバイアス
し、第２のインバータの回路スレツシホルド電圧
を第１のインバータの回路スレツシホルド電圧よ
り少し高めにする事により、弱電界時に積分波形
の電圧レベルが低下しても（従来VT以下になる
と垂直同期分離できなかつた領域でも）、反転ア
ンプ部の２つのインバータの回路スレツシホルド
電圧の差まで検出電圧レベルを下げる事ができ
る。また、集積回路でMOSインバータを構成す
る事により、回路スレツシホルド電圧の差がトラ
ンジスタのサイズ比により決まるため、回路スレ
ツシホルド電圧の差をほぼ一定に保つことが出
来、弱電界でも安定な垂直同期分離が可能とな
る。
第１図は本発明の一実施例の垂直同期分離回路
の回路図、第２図ａ〜ｄは第１図の弱電界におけ
る垂直同期分離波形図、第３図は従来の垂直同期
分離回路の回路図、第４図ａ〜ｃは第３図の強電
界における各部垂直同期分離波形図、第５図ａ〜
ｃは第３図の弱電界における各部垂直同期分離波
形図である。図において １……信号入力端子、２……ローパスフイル
タ、３，４……インバータ、５……信号出力端
子、Ｃ１……コンデンサ、Ｒ１……抵抗、であ
る。
の回路図、第２図ａ〜ｄは第１図の弱電界におけ
る垂直同期分離波形図、第３図は従来の垂直同期
分離回路の回路図、第４図ａ〜ｃは第３図の強電
界における各部垂直同期分離波形図、第５図ａ〜
ｃは第３図の弱電界における各部垂直同期分離波
形図である。図において １……信号入力端子、２……ローパスフイル
タ、３，４……インバータ、５……信号出力端
子、Ｃ１……コンデンサ、Ｒ１……抵抗、であ
る。
Claims (1)
- １ 入力端子から入力信号を受けるローパスフイ
ルタと、このローパスフイルタからの信号出力を
受けるコンデンサと、このコンデンサの出力に一
端が接続された抵抗と、この抵抗の一端と他端と
がそれぞれ入力端と出力端とに接続された第
1MOSインバータと、前記コンデンサの出力を入
力端とし出力端を信号出力端子とした第2MOSイ
ンバータとを含む垂直同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6936285A JPS61228776A (ja) | 1985-04-02 | 1985-04-02 | 垂直同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6936285A JPS61228776A (ja) | 1985-04-02 | 1985-04-02 | 垂直同期分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61228776A JPS61228776A (ja) | 1986-10-11 |
| JPH0511470B2 true JPH0511470B2 (ja) | 1993-02-15 |
Family
ID=13400366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6936285A Granted JPS61228776A (ja) | 1985-04-02 | 1985-04-02 | 垂直同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61228776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738208A (ja) * | 1993-07-22 | 1995-02-07 | Nec Corp | 半導体レーザ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02228107A (ja) * | 1989-02-28 | 1990-09-11 | Daishinku Co | ゲート式リニアアンプのバイアス源回路及び発振回路 |
-
1985
- 1985-04-02 JP JP6936285A patent/JPS61228776A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738208A (ja) * | 1993-07-22 | 1995-02-07 | Nec Corp | 半導体レーザ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61228776A (ja) | 1986-10-11 |
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