JPH02244231A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH02244231A JPH02244231A JP1065516A JP6551689A JPH02244231A JP H02244231 A JPH02244231 A JP H02244231A JP 1065516 A JP1065516 A JP 1065516A JP 6551689 A JP6551689 A JP 6551689A JP H02244231 A JPH02244231 A JP H02244231A
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- JP
- Japan
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- output
- ram
- gate
- instruction
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- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 244000223014 Syzygium aromaticum Species 0.000 description 1
- 235000016639 Syzygium aromaticum Nutrition 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明はテスト効率の向上を図ったマイクロコンピュ
ータに関する。
ータに関する。
（ロ）従来の技術
ワンチップのマイクロコンビコータは第３図に示すよう
に、ＲＡＭ（１）、Ａ Ｌ Ｕ （２）、とのＡＬＵ（
２）にデータを与える一対のテンポラリレジスタ（３）
、 （４）、汎用レジスタ（５）〜（７）、出力ポー
ト（８）、これらの間でデータの転送を行うバス〈９）
、このバス（９）とＲＡＭ（１）ないし出力ポート（８
）の間に設けられる入カゲー）Ｇ、、Ｇｓ、Ｇ１．Ｇ、
。
に、ＲＡＭ（１）、Ａ Ｌ Ｕ （２）、とのＡＬＵ（
２）にデータを与える一対のテンポラリレジスタ（３）
、 （４）、汎用レジスタ（５）〜（７）、出力ポー
ト（８）、これらの間でデータの転送を行うバス〈９）
、このバス（９）とＲＡＭ（１）ないし出力ポート（８
）の間に設けられる入カゲー）Ｇ、、Ｇｓ、Ｇ１．Ｇ、
。
Ｇ ｏｔｃｔ＋ｓｃｔｍ’および出力ゲートＧ、、Ｇ、
。
。
Ｇｓ＊ＧｔｅＧｔｓ、ＡＬＵ（２）の動作モードを制御
すると共にゲートＧ、〜Ｇ１．′を制御するマイクロコ
ード０１〜Ｇ、（マイクロコードと制御されるゲートの
対応を明らかにするため、同一の符号を用いる）を出力
するマイクロ命令制御部（１０）、論理回路ＧＬＳｅＧ
ｔ４等から構成されている。
すると共にゲートＧ、〜Ｇ１．′を制御するマイクロコ
ード０１〜Ｇ、（マイクロコードと制御されるゲートの
対応を明らかにするため、同一の符号を用いる）を出力
するマイクロ命令制御部（１０）、論理回路ＧＬＳｅＧ
ｔ４等から構成されている。
上記のように構成されるワンチップのマイクロコンピュ
ータはビン数が制限される理由によりバスデータを外部
に出力するビンを備えないことが多い、したがって、Ａ
ＬＵ（２）が正規に動作するか否かのテストを容易にす
るため、ＡＬＵ（２）の出力ゲートＧｔを制御するマイ
クロコードＧ１とテスト信号ＴＥＳＴとの論理積をアン
ドゲートＧｌ。
ータはビン数が制限される理由によりバスデータを外部
に出力するビンを備えないことが多い、したがって、Ａ
ＬＵ（２）が正規に動作するか否かのテストを容易にす
るため、ＡＬＵ（２）の出力ゲートＧｔを制御するマイ
クロコードＧ１とテスト信号ＴＥＳＴとの論理積をアン
ドゲートＧｌ。
により得て、この信号によっても出力ポートのゲートＧ
、°がオンするようになされている。すなわち、Ａ Ｌ
Ｕ （２）を使用する命令が実行きれると、マイクロ
命令制御部（１０）は所定のタイミングでＡＬＵ（２）
の出力ゲートＧ、をオンさせるマイクロコードＧ、を出
力することになるのであるが、これに同期して出力ポー
トのゲートＧ１ｍ’をオンさせ、ＡＬＵ（２）の演算結
果をポート出力するよう工夫きれている。
、°がオンするようになされている。すなわち、Ａ Ｌ
Ｕ （２）を使用する命令が実行きれると、マイクロ
命令制御部（１０）は所定のタイミングでＡＬＵ（２）
の出力ゲートＧ、をオンさせるマイクロコードＧ、を出
力することになるのであるが、これに同期して出力ポー
トのゲートＧ１ｍ’をオンさせ、ＡＬＵ（２）の演算結
果をポート出力するよう工夫きれている。
この種の従来のマイクロコンピュータはＡＬＵ（２）の
演算結果の外部出力は可能であるものの、ＡＬＵ（２）
の演算結果が格納される特定のレジスタに演算結果が正
しく格納きれたか否か、あるいは他のレジスタを使用す
る命令のテストを迅速に行うことができない、特に、近
年ではワンチップマイクロコンピュータであっても、汎
用の１６ビツトコンピユータに劣らない命令セットを備
えるものが提供されており、特定レジスタあるいはＡＬ
Ｕに関する外部出力機能のみを付加してもテストプログ
ラムを短縮することができない問題がある。
演算結果の外部出力は可能であるものの、ＡＬＵ（２）
の演算結果が格納される特定のレジスタに演算結果が正
しく格納きれたか否か、あるいは他のレジスタを使用す
る命令のテストを迅速に行うことができない、特に、近
年ではワンチップマイクロコンピュータであっても、汎
用の１６ビツトコンピユータに劣らない命令セットを備
えるものが提供されており、特定レジスタあるいはＡＬ
Ｕに関する外部出力機能のみを付加してもテストプログ
ラムを短縮することができない問題がある。
（八）発明が解決しようとする課題
この発明は上記した問題点に鑑みてなされたものであっ
て、外部出力のためのテストプログラムを実行させるこ
となく、マイクロコンピュータの任意のブロックに対す
る入力命令のテストを行うことができるマイクロコンピ
ュータを提供することにある。
て、外部出力のためのテストプログラムを実行させるこ
となく、マイクロコンピュータの任意のブロックに対す
る入力命令のテストを行うことができるマイクロコンピ
ュータを提供することにある。
（ニ）課題を解決するための手段
この発明は、ＲＡＭおよび出力ポートを内蔵するマイク
ロコンピュータにおいて、レジスタおよびＲＡＭの入出
力ゲートを制御するそれぞれのマイクロコードとテスト
モード信号との論理積を形成し、それらの論理和出力に
基づいてポート出力命令に相当する命令を実行させるこ
とを特徴とする。
ロコンピュータにおいて、レジスタおよびＲＡＭの入出
力ゲートを制御するそれぞれのマイクロコードとテスト
モード信号との論理積を形成し、それらの論理和出力に
基づいてポート出力命令に相当する命令を実行させるこ
とを特徴とする。
（＊）作用
上記構成は、レジスタおよびＲＡＭにデータを格納、転
送する命令が実行されるとき、引き続いてそのレジスタ
およびＲＡＭの出力ゲートおよび出力ポートのゲートを
制御し、レジスタおよびＲＡＭのデータをポート出力し
、もって外部出力のためのテストプログラムを実行させ
ることなく、マイクロコンピュータの任意のブロックに
対する入力命令のテストを行うことができるよう作用す
る。
送する命令が実行されるとき、引き続いてそのレジスタ
およびＲＡＭの出力ゲートおよび出力ポートのゲートを
制御し、レジスタおよびＲＡＭのデータをポート出力し
、もって外部出力のためのテストプログラムを実行させ
ることなく、マイクロコンピュータの任意のブロックに
対する入力命令のテストを行うことができるよう作用す
る。
（へ）実施例
第１図を参照してこの発明の第１の実施例を説明する。
なお、第３図に示す従来のマイクロコンピュータに対応
する箇所には同一の符号を付してその説明を省略する。
する箇所には同一の符号を付してその説明を省略する。
第１図において、マイクロ命令制御部（１０）の出力Ｇ
＋ ＊ Ｇｓ ｒ Ｇｓ ｐ Ｇｔｅ ｖ Ｇ＋＋は
それぞれの入出力ゲートに入力されると共に、それぞれ
アンドゲートＧ、、、Ｇ、、、Ｇ、、、Ｇ、、、Ｇ、、
によりテストモード信号ＴＥＳＴとの論理積が形成され
る。
＋ ＊ Ｇｓ ｒ Ｇｓ ｐ Ｇｔｅ ｖ Ｇ＋＋は
それぞれの入出力ゲートに入力されると共に、それぞれ
アンドゲートＧ、、、Ｇ、、、Ｇ、、、Ｇ、、、Ｇ、、
によりテストモード信号ＴＥＳＴとの論理積が形成され
る。
したがって、テストモード信号ＴＥＳＴがハイレベルで
あるテストモードにおいて、汎用レジスタ（５）〜（７
）に転送する命令およびＲＡＭ（１）にアクセスする命
令が実行されるとアンドゲートＧ Ｉｓ〜ＧＩ？の何れ
か、あるいは複数の出力がハイレベルとなる。これら論
理積出力はオアゲートＣ＋ａにより論理和が形成され、
さらにＤフリップフロップＦＦ、で１クロツタ遅延され
、マイクロ命令制御部（１０）のポート出力命令に対応
する回路にオア入力されている。この際、図示しない命
令レジスタからマイクロ命令制御部（１０〉へ新たな命
令が入力されないように必要な措置が講じられる。
あるテストモードにおいて、汎用レジスタ（５）〜（７
）に転送する命令およびＲＡＭ（１）にアクセスする命
令が実行されるとアンドゲートＧ Ｉｓ〜ＧＩ？の何れ
か、あるいは複数の出力がハイレベルとなる。これら論
理積出力はオアゲートＣ＋ａにより論理和が形成され、
さらにＤフリップフロップＦＦ、で１クロツタ遅延され
、マイクロ命令制御部（１０）のポート出力命令に対応
する回路にオア入力されている。この際、図示しない命
令レジスタからマイクロ命令制御部（１０〉へ新たな命
令が入力されないように必要な措置が講じられる。
そこで、上記のように構成されるマイクロコンピュータ
はテストモード信号がローレベルである実行モードにお
いては、アンドゲートＧ１．〜ＧＩ。
はテストモード信号がローレベルである実行モードにお
いては、アンドゲートＧ１．〜ＧＩ。
の論理積出力は常時ローレベルとなり、マイクロ命令制
御部（１０）に対して何等の制御も行わないので通常の
動作を行わせることができる。
御部（１０）に対して何等の制御も行わないので通常の
動作を行わせることができる。
また、テストモード信号がハイレベルとなるテストモー
ドにおいては、例えばＡＬＵ（２）に演算させる命令が
実行され、ＡＬＵ（２）の演算結果がゲートＧ、、バス
（９）、ゲートＧ、を介して汎用レジスタ（５）に格納
されると、マイクロコードＧ、を入力するアンドゲート
Ｇ１．がハイレベルを出力し、これがオアゲートＧ ｔ
ｓを介してＤフリップフロップＦＦ、に入力される。Ｄ
フリップフロップＦ Ｆ ＋はシステムクロックに同期
しており、続くタイミングにおいて入力ゲートＧ１．Ｇ
？がオフするのに同期して、ハイレベルを出力する。こ
れにより、図示しないデータポインタあるいはインデッ
クスレジスタの指示するブロックのデータをバス（９）
、ゲートｃｔｍを介してポート（８）に出力するポート
出力命令が実行される。
ドにおいては、例えばＡＬＵ（２）に演算させる命令が
実行され、ＡＬＵ（２）の演算結果がゲートＧ、、バス
（９）、ゲートＧ、を介して汎用レジスタ（５）に格納
されると、マイクロコードＧ、を入力するアンドゲート
Ｇ１．がハイレベルを出力し、これがオアゲートＧ ｔ
ｓを介してＤフリップフロップＦＦ、に入力される。Ｄ
フリップフロップＦ Ｆ ＋はシステムクロックに同期
しており、続くタイミングにおいて入力ゲートＧ１．Ｇ
？がオフするのに同期して、ハイレベルを出力する。こ
れにより、図示しないデータポインタあるいはインデッ
クスレジスタの指示するブロックのデータをバス（９）
、ゲートｃｔｍを介してポート（８）に出力するポート
出力命令が実行される。
続いて、第２図を参照してこの発明の第２の実施例を説
明する。なお、第３図に示す従来のマイクロコンピュー
タに対応する箇所には同一符号を付してその説明は省略
する。
明する。なお、第３図に示す従来のマイクロコンピュー
タに対応する箇所には同一符号を付してその説明は省略
する。
第２図において、マイクロ命令制御部（１０）のマイク
ロコードＧＩｊＧｓｌＧｉｌＧ１＠はそれぞれ汎用レジ
スタ（５）〜（７〉あるいはＲＡＭ（１）の入力ゲート
に入力されると共に、それぞれアンドゲートＧ、、、Ｇ
、、によりテストモード信号ＴＥＳＴとの論理積が形成
されている。なお、マイクロコードＧ、、Ｇ、に関する
回路は省略されているが、マ、イクロコードＧ、、Ｇ、
、の回路と同型である。
ロコードＧＩｊＧｓｌＧｉｌＧ１＠はそれぞれ汎用レジ
スタ（５）〜（７〉あるいはＲＡＭ（１）の入力ゲート
に入力されると共に、それぞれアンドゲートＧ、、、Ｇ
、、によりテストモード信号ＴＥＳＴとの論理積が形成
されている。なお、マイクロコードＧ、、Ｇ、に関する
回路は省略されているが、マ、イクロコードＧ、、Ｇ、
、の回路と同型である。
したがって、テストモード信号ＴＥＳＴがハイレベルで
あるテストモードにおいて、汎用レジスタ（５）〜（７
）に転送する命令およびＲＡＭ（１）にアクセスする命
令が実行されるとアンドゲートＧ、、。
あるテストモードにおいて、汎用レジスタ（５）〜（７
）に転送する命令およびＲＡＭ（１）にアクセスする命
令が実行されるとアンドゲートＧ、、。
Ｇ１．がハイレベルを出力する。これらアンドゲートの
出力は、ＤフリップフロップＦＦ、、ＦＦ、で１クロツ
タ遅延され、オアゲートＧｌ？で論理和が形成されてマ
イクロコードＧｌ！’となる。また、Ｄフリップフロッ
プＦＦ、、ＦＦ、の出力はそれぞれマイクロコードＧｌ
＋ＧＩＩと共にオアゲートＧ、４゜Ｇ ＩＩに入力され
、マイクロコードＧ、’、Ｇ、、’が生成される。
出力は、ＤフリップフロップＦＦ、、ＦＦ、で１クロツ
タ遅延され、オアゲートＧｌ？で論理和が形成されてマ
イクロコードＧｌ！’となる。また、Ｄフリップフロッ
プＦＦ、、ＦＦ、の出力はそれぞれマイクロコードＧｌ
＋ＧＩＩと共にオアゲートＧ、４゜Ｇ ＩＩに入力され
、マイクロコードＧ、’、Ｇ、、’が生成される。
上記のように構成されるマイクロコンピュータはテスト
モード信号ＴＥＳＴがローレベルである実行モードにお
いては、アンドゲートＧ１ｍ１ＧＩｉの論理積出力は常
時ローレベルであり、汎用レジスタ（５）〜（７）の入
力ゲートを制御するマイクロコードおよびＲＡＭ（１）
の入力ゲートを制御するマイクロコードＧ ｒ ｒ Ｇ
ｓ ＋ Ｇｓ ＊ Ｇｔ＊が出力されても、それらの出
力ゲートを制御するマイクロコードＧ、’、Ｇ４’、Ｇ
、’、Ｇ、、’および出力ポート（８）のゲートＧｌｆ
ｉ’を制御するマイクロコードＧ１、゛が生成されるこ
とはなく、通常の動作を行わせることができる。
モード信号ＴＥＳＴがローレベルである実行モードにお
いては、アンドゲートＧ１ｍ１ＧＩｉの論理積出力は常
時ローレベルであり、汎用レジスタ（５）〜（７）の入
力ゲートを制御するマイクロコードおよびＲＡＭ（１）
の入力ゲートを制御するマイクロコードＧ ｒ ｒ Ｇ
ｓ ＋ Ｇｓ ＊ Ｇｔ＊が出力されても、それらの出
力ゲートを制御するマイクロコードＧ、’、Ｇ４’、Ｇ
、’、Ｇ、、’および出力ポート（８）のゲートＧｌｆ
ｉ’を制御するマイクロコードＧ１、゛が生成されるこ
とはなく、通常の動作を行わせることができる。
また、テストモード信号ＴＥＳＴがハイレベルであるテ
ストモードにおいては、例えば汎用レジスタ（７）のデ
ータをその出力ゲートＧ、゛、バス（９）、ＲＡＭ（１
）の入力ゲートＧ１．を介してＲＡＭ（１）に格納する
命令が実行されると、ＲＡＭ（１）の入力ゲートＧｌｌ
を制御するマイクロコードＧ ＩＩとハイレベルのテス
トモード信号ＴＥＳＴによりアンドゲートＧ １１がハ
イレベルを出力し、これにより入力ゲートＧ ｌ ＊
Ｇｊ ＊ Ｇｊ ｌ Ｇｌｌが閉じる１クロツタ後にＤ
フリップフロップＦＦ、がハイレベルを出力してオアゲ
ートＧ、、’を介してＲＡＭ（１）の出力ゲートＧ、′
を制御するマイクロコードＧｌｌ’を生成すると共に、
オアゲートＧｌ？、ＧＩ−を介して出力ポート（８）の
ゲートｃ＋＊’を制御するマイクロコードＧ １ｍ’を
生成する。これ番くよって、データポインタが指示する
ＲＡＭ（１）のデータはその出力ゲートＧｌｌ’、バス
（９）、ゲートｃ＋＊’を介して出力ポート（８）に出
力される。
ストモードにおいては、例えば汎用レジスタ（７）のデ
ータをその出力ゲートＧ、゛、バス（９）、ＲＡＭ（１
）の入力ゲートＧ１．を介してＲＡＭ（１）に格納する
命令が実行されると、ＲＡＭ（１）の入力ゲートＧｌｌ
を制御するマイクロコードＧ ＩＩとハイレベルのテス
トモード信号ＴＥＳＴによりアンドゲートＧ １１がハ
イレベルを出力し、これにより入力ゲートＧ ｌ ＊
Ｇｊ ＊ Ｇｊ ｌ Ｇｌｌが閉じる１クロツタ後にＤ
フリップフロップＦＦ、がハイレベルを出力してオアゲ
ートＧ、、’を介してＲＡＭ（１）の出力ゲートＧ、′
を制御するマイクロコードＧｌｌ’を生成すると共に、
オアゲートＧｌ？、ＧＩ−を介して出力ポート（８）の
ゲートｃ＋＊’を制御するマイクロコードＧ １ｍ’を
生成する。これ番くよって、データポインタが指示する
ＲＡＭ（１）のデータはその出力ゲートＧｌｌ’、バス
（９）、ゲートｃ＋＊’を介して出力ポート（８）に出
力される。
（ト）発明の効果
以上述べたように、この発明によれば、（１）単にＡＬ
Ｕの機能テストにとどまらず、マクロな命令のテストを
行うことが可能である。
Ｕの機能テストにとどまらず、マクロな命令のテストを
行うことが可能である。
（２）アキュムレータ方式を採用しないマイクロコンビ
二一タにも適用可能である。
二一タにも適用可能である。
（３）ポート出力命令の実行が損なわれることがない。
という顕著な効果を奏するマイクロコンピュータを提供
することができる。
することができる。
第１図はこの発明の第１の実施例のブロック図、第２図
はこの発明の第２の実施例のブロック図、第３図は従来
例のブロック図である。 （１）・−ＲＡＭ、 （２）・・・ＡＬＵ、 （３
）、（４）・・・テンポラリレジスタ、 （５）〜（７
）・・・汎用レジスタ、（８）・・・出力ポート、（９
）・・・バス、（１０）・・・マイクロ命令制御部、
ＦＦ、、ＦＦ、・・・Ｄフリップフロップ。
はこの発明の第２の実施例のブロック図、第３図は従来
例のブロック図である。 （１）・−ＲＡＭ、 （２）・・・ＡＬＵ、 （３
）、（４）・・・テンポラリレジスタ、 （５）〜（７
）・・・汎用レジスタ、（８）・・・出力ポート、（９
）・・・バス、（１０）・・・マイクロ命令制御部、
ＦＦ、、ＦＦ、・・・Ｄフリップフロップ。
Claims (2)
- （１）ＲＡＭおよび出力ポートを内蔵するマイクロコン
ピュータにおいて、レジスタおよびＲＡＭの入出力ゲー
トを制御するそれぞれのマイクロコンピュータとテスト
モード信号との論理積を形成し、それらの論理和出力に
基づいてポート出力命令に相当する命令を実行させるこ
とを特徴とするマイクロコンピュータ。 - （２）レジスタおよびＲＡＭの入力ゲートを制御するそ
れぞれのマイクロコードとテストモード信号との論理積
を形成し、これとレジスタおよびＲＡＭの出力ゲートを
制御するそれぞれのマイクロコードとの論理和出力をレ
ジスタおよびＲＡＭの出力ゲートを制御するそれぞれの
マイクロコードとすると共に、前記それぞれの論理積の
論理和と出力ポートのゲートを制御するマイクロコード
との論理和を出力ポートのゲートを制御するマイクロコ
ードとすることを特徴とする請求項１記載のマイクロコ
ンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065516A JPH0760402B2 (ja) | 1989-03-16 | 1989-03-16 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065516A JPH0760402B2 (ja) | 1989-03-16 | 1989-03-16 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244231A true JPH02244231A (ja) | 1990-09-28 |
| JPH0760402B2 JPH0760402B2 (ja) | 1995-06-28 |
Family
ID=13289274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065516A Expired - Lifetime JPH0760402B2 (ja) | 1989-03-16 | 1989-03-16 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760402B2 (ja) |
-
1989
- 1989-03-16 JP JP1065516A patent/JPH0760402B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0760402B2 (ja) | 1995-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090628 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
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