JPH02245681A - 複合型集積回路 - Google Patents
複合型集積回路Info
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- JPH02245681A JPH02245681A JP1065321A JP6532189A JPH02245681A JP H02245681 A JPH02245681 A JP H02245681A JP 1065321 A JP1065321 A JP 1065321A JP 6532189 A JP6532189 A JP 6532189A JP H02245681 A JPH02245681 A JP H02245681A
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- JP
- Japan
- Prior art keywords
- circuit
- circuit block
- functional
- input terminal
- functional circuit
- Prior art date
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- Pending
Links
- 239000002131 composite material Substances 0.000 title claims description 13
- 230000002093 peripheral effect Effects 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複合型集積回路に閃し、特に機能回路ブロック
とその周辺回路とを集積した複合型集積回路に関する。
とその周辺回路とを集積した複合型集積回路に関する。
従来の複合型集積回路の一例を第３図に示す。
機能回路ブロック１ａと、周辺回路２と、周辺回路２を
バイパスするスルーパス回路３と、周辺回路２とスルー
パス回路３とのどちらを動作させるかを選択するモード
切替えスイッチ４とが設けられている。
バイパスするスルーパス回路３と、周辺回路２とスルー
パス回路３とのどちらを動作させるかを選択するモード
切替えスイッチ４とが設けられている。
通常動作を行う場合は、外部制御入力端子１４に通常動
作モードを示す信号を入力する。モード切替えスイッチ
４は周辺回路２を選択し、通常動作が可能となる。
作モードを示す信号を入力する。モード切替えスイッチ
４は周辺回路２を選択し、通常動作が可能となる。
試験を行う場合は、外部制御入力端子１４にテストモー
ドを示す信号を入力する。モード切替えスイッチ４はス
ルーパス回路３を選択し、外部入力端子１０と機能回路
ブロック１ａの入力端子１２ａの間と、機能回路ブロッ
ク１ａの出力端子１３ａと外部出力端子１１の間とが直
接接続される。これにより、内蔵する機能回路ブロック
１ａの試験を外部入力端子１０及び外部出力端子１１か
ら直接行うことが可能となる。
ドを示す信号を入力する。モード切替えスイッチ４はス
ルーパス回路３を選択し、外部入力端子１０と機能回路
ブロック１ａの入力端子１２ａの間と、機能回路ブロッ
ク１ａの出力端子１３ａと外部出力端子１１の間とが直
接接続される。これにより、内蔵する機能回路ブロック
１ａの試験を外部入力端子１０及び外部出力端子１１か
ら直接行うことが可能となる。
上述した従来の複合型集積回路は、機能回路ブロックの
試験を外部入出力端子から直接行うことはできるが、周
辺回路については外部入出力端子から直接試験を行うこ
とができず、機能回路ブロックも一緒に動作させながら
試験を行っている。
試験を外部入出力端子から直接行うことはできるが、周
辺回路については外部入出力端子から直接試験を行うこ
とができず、機能回路ブロックも一緒に動作させながら
試験を行っている。
このため周辺回路の試験条件及びデータの設定が難しく
、信頼性と効率の高い試験が実現しにくいという問題点
がある。
、信頼性と効率の高い試験が実現しにくいという問題点
がある。
本発明の目的は、機能回路ブロックの周辺回路の試験条
件及びデータの設定が容易にでき、高信頼性で高効率な
試験が可能な複合型集積回路を提供することである。
件及びデータの設定が容易にでき、高信頼性で高効率な
試験が可能な複合型集積回路を提供することである。
本発明の複合型集積回路は、所定機能単位に回路をまと
めてプロ・ジク化した機能回路ブロックと前記機能回路
ブロックの周辺回路とを一つの半導体チップに集積し、
前記周辺回路をバイパスし外部入出力端子と前記機能回
路ブロックの入出力端子間を直接接続するスルーパス手
段を設けてなる複合型集積回路において、前記機能回路
ブロックの内部回路をバイパスし入力端子と出力端子間
を直接接続する第２のスルーパス手段を設けている。
めてプロ・ジク化した機能回路ブロックと前記機能回路
ブロックの周辺回路とを一つの半導体チップに集積し、
前記周辺回路をバイパスし外部入出力端子と前記機能回
路ブロックの入出力端子間を直接接続するスルーパス手
段を設けてなる複合型集積回路において、前記機能回路
ブロックの内部回路をバイパスし入力端子と出力端子間
を直接接続する第２のスルーパス手段を設けている。
次に図面を参照ｊ、て本発明の詳細な説明する。
第１図は本発明の一実施例のブロック図、第２図は第１
図の機能回路ブロック１のブロック図である。
図の機能回路ブロック１のブロック図である。
本実施例の複合型集積回路の、周辺回路２．スルーパス
回路３．モード切替えスイッチ４．外部制御入力端子１
４．外部入力端子１０及び外部出力端子１１の構成と動
作は第３図に示す従来の回路例と同様である。
回路３．モード切替えスイッチ４．外部制御入力端子１
４．外部入力端子１０及び外部出力端子１１の構成と動
作は第３図に示す従来の回路例と同様である。
機能回路ブロック１は、内部回路２１と、内部回路２１
をバイパスするスルーパス回路２３と、内部回路２１と
スルーパス回路２３とのどちららを動作させるかを選択
するモード切替えスイッチ２４と、モード切替えスイッ
チ２４に外部制御入力端子１５からの信号を中継する制
御入力端子２５とからなる。
をバイパスするスルーパス回路２３と、内部回路２１と
スルーパス回路２３とのどちららを動作させるかを選択
するモード切替えスイッチ２４と、モード切替えスイッ
チ２４に外部制御入力端子１５からの信号を中継する制
御入力端子２５とからなる。
次に機能回路ブロック１の動作を説明する０通常動作を
行う場合は、外部制御入力端子１５に通常動作モードを
示す信号を入力し、モード切替えスイッチ２４を制御す
る。モード切替えスイッチ２４は内部回路２１を選択し
出力端子１３と接続する。これにより機能回路ブロック
１は通常動作が可能となる。
行う場合は、外部制御入力端子１５に通常動作モードを
示す信号を入力し、モード切替えスイッチ２４を制御す
る。モード切替えスイッチ２４は内部回路２１を選択し
出力端子１３と接続する。これにより機能回路ブロック
１は通常動作が可能となる。
内部回路２１をバイパスする場合は、外部制御入力端子
１５にテストモードを示す信号を入力する。モード切替
えスイッチ２４はスルーパス回路２３を選択し出力端子
１３と接続する。これにより機能回路ブロック１の入力
端子１２と出力端子１３とが直接接続される。
１５にテストモードを示す信号を入力する。モード切替
えスイッチ２４はスルーパス回路２３を選択し出力端子
１３と接続する。これにより機能回路ブロック１の入力
端子１２と出力端子１３とが直接接続される。
本発明の複合型集積回路の試験を行う場合は、外部制御
入力端子１４と外部制御入力端子１５それぞれのモード
を制御する信号の組合せを替えることにより、次の四つ
の状態を得ることができる。
入力端子１４と外部制御入力端子１５それぞれのモード
を制御する信号の組合せを替えることにより、次の四つ
の状態を得ることができる。
（１）機能回路ブロック１と周辺回路２とが共に通常動
作モード。
作モード。
（２１機能回路ブロック１は通常動作モードで、周辺回
路２はテストモード。
路２はテストモード。
（３）機能回路ブロック１はテストモードで、周辺回路
２は通常動作モード。
２は通常動作モード。
４）機能回路ブロック１と周辺回路２とが共にテストモ
ード。
ード。
周辺回路２の試験にあたり、以上の四つの状態を適宜選
択しながら試験条件とデータを設定していくことにより
、試験対象範囲の広い試験を容易に行うことが可能であ
る。
択しながら試験条件とデータを設定していくことにより
、試験対象範囲の広い試験を容易に行うことが可能であ
る。
なお、機能回路ブロック１のスルーパス回路２３とモー
ド切替えスイッチ２４とは、機能回路ブロックｌの外部
に設けることも可能である。この場合、モード切替えス
イッチ２４は出力端子１３からの信号線か入力端子１２
への信号線かのどちらかを選択し周辺回路２に接続する
構成となる６ 〔発明の効果〕 以上説明したように、本発明の複合型集積回路によれば
、試験条件とデータの設定が容易で、試験対象範囲も広
範囲とすることができるので、機能回路ブロックの周辺
回路に対し高信頼性で高効率な試験が可能となる効果が
ある。
ド切替えスイッチ２４とは、機能回路ブロックｌの外部
に設けることも可能である。この場合、モード切替えス
イッチ２４は出力端子１３からの信号線か入力端子１２
への信号線かのどちらかを選択し周辺回路２に接続する
構成となる６ 〔発明の効果〕 以上説明したように、本発明の複合型集積回路によれば
、試験条件とデータの設定が容易で、試験対象範囲も広
範囲とすることができるので、機能回路ブロックの周辺
回路に対し高信頼性で高効率な試験が可能となる効果が
ある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の機能回路ブロック１のブロック図、第３図は従来の
複合型集積回路の一例を示すブロック図である。 １．１ａ・・・機能回路ブロック、２・・・周辺回路、
３・・・スルーパス回路、４・・・モード切替えスイッ
チ、１０・・・外部入力端子、１１・・・外部出力端子
、１２・・・入力端子、１３・・・出力端子、１４．１
５・・・外部制御入力端子、２１・・・内部回路、２３
・・・スルーパス回路、２４・・・モード切替えスイッ
チ、２５・・・制御入力端子。
図の機能回路ブロック１のブロック図、第３図は従来の
複合型集積回路の一例を示すブロック図である。 １．１ａ・・・機能回路ブロック、２・・・周辺回路、
３・・・スルーパス回路、４・・・モード切替えスイッ
チ、１０・・・外部入力端子、１１・・・外部出力端子
、１２・・・入力端子、１３・・・出力端子、１４．１
５・・・外部制御入力端子、２１・・・内部回路、２３
・・・スルーパス回路、２４・・・モード切替えスイッ
チ、２５・・・制御入力端子。
Claims (1)
- 所定機能単位に回路をまとめてブロック化した機能回
路ブロックと前記機能回路ブロックの周辺回路とを一つ
の半導体チップに集積し、前記周辺回路をバイパスし外
部入出力端子と前記機能回路ブロックの入出力端子間を
直接接続するスルーパス手段を設けてなる複合型集積回
路において、前記機能回路ブロックの内部回路をバイパ
スし入力端子と出力端子間を直接接続する第２のスルー
パス手段を設けたことを特徴とする複合型集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065321A JPH02245681A (ja) | 1989-03-17 | 1989-03-17 | 複合型集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065321A JPH02245681A (ja) | 1989-03-17 | 1989-03-17 | 複合型集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02245681A true JPH02245681A (ja) | 1990-10-01 |
Family
ID=13283529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065321A Pending JPH02245681A (ja) | 1989-03-17 | 1989-03-17 | 複合型集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02245681A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999052033A1 (fr) * | 1998-04-03 | 1999-10-14 | Hitachi, Ltd. | Dispositif semi-conducteur |
| JP2007024884A (ja) * | 2005-07-11 | 2007-02-01 | Samsung Electronics Co Ltd | 半導体装置、テスト基板、半導体装置のテストシステム及び半導体装置のテスト方法 |
| US7362120B2 (en) | 1996-10-31 | 2008-04-22 | Texas Instruments Incorporated | Method and apparatus for die testing on wafer |
| US7362093B2 (en) | 1995-10-31 | 2008-04-22 | Texas Instruments Incorporated | IC selectively connecting logic and bypass conductors between opposing pads |
| US8180937B2 (en) * | 2005-02-12 | 2012-05-15 | Broadcom Corporation | System method for I/O pads in mobile multimedia processor (MMP) that has bypass mode wherein data is passed through without being processed by MMP |
| JP2013050860A (ja) * | 2011-08-31 | 2013-03-14 | Renesas Electronics Corp | マイクロコンピュータ及びマルチマイクロコンピュータシステム |
-
1989
- 1989-03-17 JP JP1065321A patent/JPH02245681A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7362093B2 (en) | 1995-10-31 | 2008-04-22 | Texas Instruments Incorporated | IC selectively connecting logic and bypass conductors between opposing pads |
| US7362120B2 (en) | 1996-10-31 | 2008-04-22 | Texas Instruments Incorporated | Method and apparatus for die testing on wafer |
| WO1999052033A1 (fr) * | 1998-04-03 | 1999-10-14 | Hitachi, Ltd. | Dispositif semi-conducteur |
| US6708304B1 (en) | 1998-04-03 | 2004-03-16 | Renesas Technology Corporation | Semiconductor device |
| US8180937B2 (en) * | 2005-02-12 | 2012-05-15 | Broadcom Corporation | System method for I/O pads in mobile multimedia processor (MMP) that has bypass mode wherein data is passed through without being processed by MMP |
| JP2007024884A (ja) * | 2005-07-11 | 2007-02-01 | Samsung Electronics Co Ltd | 半導体装置、テスト基板、半導体装置のテストシステム及び半導体装置のテスト方法 |
| JP2013050860A (ja) * | 2011-08-31 | 2013-03-14 | Renesas Electronics Corp | マイクロコンピュータ及びマルチマイクロコンピュータシステム |
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