JPH02246155A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02246155A JPH02246155A JP1067267A JP6726789A JPH02246155A JP H02246155 A JPH02246155 A JP H02246155A JP 1067267 A JP1067267 A JP 1067267A JP 6726789 A JP6726789 A JP 6726789A JP H02246155 A JPH02246155 A JP H02246155A
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- Japan
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- gate electrode
- transistor
- recess
- recessed part
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- Pending
Links
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野１
本発明は半導体装置の構造の改良に関する。
【従来の技術］
従来技術の半導体装置の構造を第３図に示す。
図は従来構造のトランジスタ一部を示したもので１は半
導体基板、２はゲート絶縁膜、３はゲート電極、４はサ
イドウオール絶縁膜、５は拡散層である。 従来構造に於いては基板平面上にトランジスターは形成
され、またゲート電極は配線抵抗を下げるため高融点金
属又はこれのシリサイド又はこれうと多結晶シリコンと
の２層からなるポリサイドが用いられている。 〔発明が解決しようとする課題］ かかる構造に於いて、たとえば工程中にトランジスタ特
性を変化させて情報を書き込むマスクＲＯＭの様な素子
に於いて、ゲート電極の上からイオン打ち込みを行うが
、前記高融点金属をゲート電極に用いることによりこれ
らがイオンを透過しにくいため、Ｐ９やＡｓ”ではたと
えばＭｏＳｉ＊２５００人を全く透過しない、またＢ９
は透過するものの一般的なイオン注入装置（２００Ｋｅ
Ｖｍａｘ）の最大定格でわずかに注入分布のすその部分
のみが入るだけでゲート電極膜のバラツキ等に左右され
特性が安定しない。 本発明は以上の如き問題点を解決することな目的とする
。 【課題を解決するための手段】 本発明は半導体基板上に形成された凹部と該凹部の少な
くとも側面に形成された第一の絶縁膜と該凹部側壁に形
成されたゲート電極となる導電膜と基板表面上と該凹部
の底部に形成された拡散層からなる、該凹部側壁に形成
されたトランジスターを有することを特徴とする半導体
装置であり、該構造を有するＲＯＭである。 〔実 施 例］ 本発明の実施例を第１図に示す。 図中に於いて、１０１は半導体基板、１０２はゲート絶
縁膜、１０３は高融点金属またはそのシリサイド又は多
結晶シリコンとの２層からなるポリサイドからなるゲー
ト電極、１０４は拡散層である。 図中に於いて、ゲート電極は基板表面に形成された凹部
の側壁面上に形成されたトランジスタのチャンネルとな
る部分は凹部側壁面あるいはこの側壁面および底面の一
部からなっている。ゆえにゲート電極形成後に前出の様
なイオン打ち込みによるデーター書き込みを行ってもＳ
ｉ又はＳｉＯ！中の打ち込みと同じ状態であり、ＬＳＳ
理論による注入分布はガウス分布となりたとえば１８０
ＫｅＶのときＳｉ中では ３゛ Ｐ０ビーク深さ４８７２人、標準偏差８７２人、
″Ｂ０ピーク深さ ２２７９人、標準偏差７１９人とな
り、高融点金属等を用いたゲート金属でもトランジスタ
特性のｖｔｈを上げたり下げたつが可能となる。 製造工程の一例を示したのが第２図（ａ）〜（Ｃ）であ
り、第２図（ａ）は通常工程で素子分離絶縁膜形成後基
板に異方性エツチングにより凹部を形成したところで、
図中第１図と同一符号は同一箇所を示す、ここで図中に
素子分離部分は示していないがこれはＬＯＣＯ３法でも
情理法でも良い、第２図（ｂ）は凹部の角の丸め酸化後
ゲート絶縁膜１０２を形成し、ゲート電極用の導電体層
１０３を形成したところである。第２図（Ｃ）は異方性
エツチングで導電体層１０３をエツチングｌ凹部の側面
にのみ導電体層１０３を残しゲート電極とするところで
、（この方法はＬＤＤ構造のサイドウオールを形成する
方法と同じである。）さらに拡散層１０４を形成したと
ころが第１図である。 以上本発明の構造が実現できた。
導体基板、２はゲート絶縁膜、３はゲート電極、４はサ
イドウオール絶縁膜、５は拡散層である。 従来構造に於いては基板平面上にトランジスターは形成
され、またゲート電極は配線抵抗を下げるため高融点金
属又はこれのシリサイド又はこれうと多結晶シリコンと
の２層からなるポリサイドが用いられている。 〔発明が解決しようとする課題］ かかる構造に於いて、たとえば工程中にトランジスタ特
性を変化させて情報を書き込むマスクＲＯＭの様な素子
に於いて、ゲート電極の上からイオン打ち込みを行うが
、前記高融点金属をゲート電極に用いることによりこれ
らがイオンを透過しにくいため、Ｐ９やＡｓ”ではたと
えばＭｏＳｉ＊２５００人を全く透過しない、またＢ９
は透過するものの一般的なイオン注入装置（２００Ｋｅ
Ｖｍａｘ）の最大定格でわずかに注入分布のすその部分
のみが入るだけでゲート電極膜のバラツキ等に左右され
特性が安定しない。 本発明は以上の如き問題点を解決することな目的とする
。 【課題を解決するための手段】 本発明は半導体基板上に形成された凹部と該凹部の少な
くとも側面に形成された第一の絶縁膜と該凹部側壁に形
成されたゲート電極となる導電膜と基板表面上と該凹部
の底部に形成された拡散層からなる、該凹部側壁に形成
されたトランジスターを有することを特徴とする半導体
装置であり、該構造を有するＲＯＭである。 〔実 施 例］ 本発明の実施例を第１図に示す。 図中に於いて、１０１は半導体基板、１０２はゲート絶
縁膜、１０３は高融点金属またはそのシリサイド又は多
結晶シリコンとの２層からなるポリサイドからなるゲー
ト電極、１０４は拡散層である。 図中に於いて、ゲート電極は基板表面に形成された凹部
の側壁面上に形成されたトランジスタのチャンネルとな
る部分は凹部側壁面あるいはこの側壁面および底面の一
部からなっている。ゆえにゲート電極形成後に前出の様
なイオン打ち込みによるデーター書き込みを行ってもＳ
ｉ又はＳｉＯ！中の打ち込みと同じ状態であり、ＬＳＳ
理論による注入分布はガウス分布となりたとえば１８０
ＫｅＶのときＳｉ中では ３゛ Ｐ０ビーク深さ４８７２人、標準偏差８７２人、
″Ｂ０ピーク深さ ２２７９人、標準偏差７１９人とな
り、高融点金属等を用いたゲート金属でもトランジスタ
特性のｖｔｈを上げたり下げたつが可能となる。 製造工程の一例を示したのが第２図（ａ）〜（Ｃ）であ
り、第２図（ａ）は通常工程で素子分離絶縁膜形成後基
板に異方性エツチングにより凹部を形成したところで、
図中第１図と同一符号は同一箇所を示す、ここで図中に
素子分離部分は示していないがこれはＬＯＣＯ３法でも
情理法でも良い、第２図（ｂ）は凹部の角の丸め酸化後
ゲート絶縁膜１０２を形成し、ゲート電極用の導電体層
１０３を形成したところである。第２図（Ｃ）は異方性
エツチングで導電体層１０３をエツチングｌ凹部の側面
にのみ導電体層１０３を残しゲート電極とするところで
、（この方法はＬＤＤ構造のサイドウオールを形成する
方法と同じである。）さらに拡散層１０４を形成したと
ころが第１図である。 以上本発明の構造が実現できた。
本発明の構造を用いることにより、高融点金属又はその
シリサイド又はこれらと多結晶シリコンの２層からなる
ポリサイドをゲート金属として用いたトランジスタに於
いても、ゲート電極上からイオン注入によってトランジ
スタ特性をコントロールすることができた。 ２、１０２ ３、１０３ ４ ・ ・ ５、１０４ ゲート絶縁膜 ゲート電極又はゲート電極層 サイドウオール絶縁膜 拡散層 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）
シリサイド又はこれらと多結晶シリコンの２層からなる
ポリサイドをゲート金属として用いたトランジスタに於
いても、ゲート電極上からイオン注入によってトランジ
スタ特性をコントロールすることができた。 ２、１０２ ３、１０３ ４ ・ ・ ５、１０４ ゲート絶縁膜 ゲート電極又はゲート電極層 サイドウオール絶縁膜 拡散層 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）
第１図は本発明の詳細な説明図、第２図（ａ）〜（Ｃ）
は本発明の製造工程の一例を示した図、第３図は従来構
造の説明図である。 １、ｌｏｔ・・半導体装置 第１図 第２図 第３図
は本発明の製造工程の一例を示した図、第３図は従来構
造の説明図である。 １、ｌｏｔ・・半導体装置 第１図 第２図 第３図
Claims (1)
- （１）半導体基板上に形成された凹部と該凹部の少なく
とも側面に形成された第一の絶縁膜と該凹部側壁に形成
されたゲート電極となる導電膜と基板表面上と該凹部の
底部に形成された拡散層からなる、該凹部側壁に形成さ
れたトランジスターを有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067267A JPH02246155A (ja) | 1989-03-18 | 1989-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067267A JPH02246155A (ja) | 1989-03-18 | 1989-03-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02246155A true JPH02246155A (ja) | 1990-10-01 |
Family
ID=13340016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1067267A Pending JPH02246155A (ja) | 1989-03-18 | 1989-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02246155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4214923A1 (de) * | 1991-05-31 | 1992-12-03 | Mitsubishi Electric Corp | Masken-rom-einrichtung und verfahren zu deren herstellung |
-
1989
- 1989-03-18 JP JP1067267A patent/JPH02246155A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4214923A1 (de) * | 1991-05-31 | 1992-12-03 | Mitsubishi Electric Corp | Masken-rom-einrichtung und verfahren zu deren herstellung |
| US5300804A (en) * | 1991-05-31 | 1994-04-05 | Mitsubishi Denki Kabushiki Kaisha | Mask ROM device having highly integrated memory cell structure |
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