JPH02247585A - 集積回路の検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路などの出力特性を試験するための集
積回路の検査装置に関する。

従来の技術 第４図は、従来の集積回路の検査装置を用いて行われる
集積回路の出力特性検査手順を示すタイミングチャート
である。

すなわち、この出力特性検査は集積回路に対して所定の
パターンのテスト用信号を入力して、その集積回路の１
つの出力端子から出力される第４図（１）に示す出力電
圧Ｄ１が予め定められた期待値電圧レベル■１に立ち下
がる時点ｔ１から、集積回路の他の１つの出力端子から
出力される第４図（２）に示す出力電圧Ｄ２が予め定め
られた期待値電圧レベル■２に立ち下がる時点ｔ２まで
の所要時間Ｔを測定するものであって、以下の手順によ
ってその測定が行われる。

（１）先ず、集積回路に所定パターンのテスト用信号を
入力し、その入力開始時点ｔｏから所定の単位時間後の
時点を第１のストローブタイミング＋１（第４図（３）
参照）として、その時点で集積回路の出力電圧Ｄ１の電
圧レベルが期待値電圧レベルｖ１以下に変化しているか
どうか、および出力電圧Ｄ２の電圧レベルが期待値電圧
レベルＶ２以下に変化しているかどうかが判定される。

（Ｚ）次に、同様にしてテスト用信号の入力開始時点ｔ
ｏから先のストローブタイミングよりも単位時間だけ遅
れた時点を第２のストローブタイミング＋２として、そ
の時点で出力電圧Ｄ１と期待値電圧レベル■１の比較お
よび出力電圧Ｄ２と期待値電圧レベル■２の比較が行わ
れる。以下、ストローブタイミングを単位時間ずつ順次
増加させて同様の比較判定処理が繰り返される。

（３）上記比較判定処理の結果、第４図（３）に示すよ
うにストローブタイミングｔｌｌで初めて出力電圧Ｄ１
の電圧レベルが期待値電圧レベルｖ１以下になったと判
定され、またストローブタイミングｔ２２で初めて出力
電圧Ｄ２の電圧レベルが期待値電圧レベル■２以下にな
ったと判定された場合、テスト用信号の入力開始時点１
０からストローブタイミングｔｌｌまでの経過時間Ｔｌ
ｌと、テスト用信号の入力開始時点１０からストローブ
タイミングｔ２２までの経過時間Ｔ２２の差分、つまり
Ｔ２２−Ｔｌｌが算出され、この値が上述した所要時間
Ｔとして求められる。

発明が解決しようとする課題 しかしながら、上述した従来の出力特性検査では、各ス
トローブタイミングでの比較判定処理を行うのに、その
都度、集積回路に対して所定パターンのテスト用信号を
入力するという手続きを繰り返さなければならず、検査
結果を得るのに長時間を要し検査能率が悪いという問題
点があった。

すなわち、たとえば第４図に示す所定の出力特性検査の
ために設定される出力時間幅つまりテストレートが４０
０ｎ秒、第４図（１）、（２）に示す出力電圧Ｄｉ、Ｄ
ｉを得るために集積回路に所定パターンのテスト用信号
を入力するのに要する時間を０．２秒、ストローブタイ
ミングの増加時間幅が１ｎ秒、Ｔｌｌが１５０ｎ秒、Ｔ
２２が４００ｎ秒だとすると、Ｔｌｌの値を検出するま
でに３０秒の時間を要し、またＴ２２の値を検出するま
でに８０秒の時間を要するので、目的とする所要時間Ｔ
を得るのに１１０秒の時間がかかってしまうことになる
。しかも、たとえば同様の検査を１００個の集積回路に
対して、５種類の電源および１０種類のテストレートに
ついてそれぞれ行うためには、上述した作業を５０００
回繰り返さなければならず、この場合に要する時間は実
に１５３時間にも及ぶことになる。

したがって、本発明の目的は、集積回路の出力特性の検
査を能率よく行うことのできる検査装置を提供すること
である。

課題を解決するための手段 本発明は、被検査回路の１つの出力端子から出力される
第１の出力電圧のレベルが予め定められた第１の期待値
電圧レベルに達する第１の時点がら、同じ被検査回路の
同一出力端子または別の出力端子から出力される第２の
出力電圧のレベルが予め定められた第２の期待値電圧レ
ベルに達する第２の時点までの所要時間を測定して被検
査回路の出力特性の良否を判定する集積回路の検査装置
において、 第１の出力電圧と第１の期待値電圧レベルとを比較して
第１の時点を検出する第１の比較回路と、第２の出力電
圧と第２の期待値電圧レベルとを比較して第２の時点を
検出する第２の比較回路と、クロック信号を発生するク
ロック発生回路と、第１の比較回路の検出信号に基づい
てクロック信号の計数を開始する一方、第２の比較回路
の検出信号に基づいてクロック信号の計数を終了し、そ
の計数値を第１の時点から第２の時点までの所要時間と
して出力するカウンタとを備えたことを特徴とする集積
回路の検査装置である。

作　　用 本発明に従えば、被検査回路の第１の出力電圧が第１の
期待値電圧レベルに達する第１の時点で第１の比較回路
からこの第１の時点を検出した検出信号が出力され、こ
の検出信号に基づいてカウンタはクロック発生回路から
出力されるクロック信号の計数を開始する。ついで、被
検査回路の第２の出力電圧が第２の期待値電圧レベルに
達する第２の時点で第２の比較回路からこの第２．の時
点を検出した検出信号が出力され、この検出信号に基づ
いてカウンタの計数が終了し、その計数値は第１の時点
から第２の時点までの所要時間として出力される。

実施例 第１図は、本発明の一実施例である集積回路の検査装置
１の概略的な構成を示すブロック図である。

この検査装置１は集積回路を被検査回路（以下、ＤＵＴ
と略称する）２として、そのＤＵＴ２の出力特性を検査
するための装置であって、第１図においてテストモード
設定部３はテストパターン発生器８やプログラマブル電
源９などによって構成されている。

上記テストパターン発生器８は内蔵するプログラムカウ
ンタによって順次指定されるパターンメモリアドレスＤ
Ｃに応じたテストパターンのテスト用信号ａをＤＵＴ２
である集積回路に与えて、集積回路をそのテスト用信号
ａに対応した出力状態に設定するとともに、別に制御信
号ＣＩ、Ｃ２を出力する機能を持つ、また、上記プログ
ラマブル電源９は、集積回路に設定される出力状態つま
り設定されるテストモードに応じた期待値電圧■０１、
ＶＯ２を出力する機能を持つ、上記テストパターン発生
器８およびプログラマブル電源９は図示しない中央処理
装置（Ｃｅｒ＋ｔｒａｌ　ＰｒｏｃｅｓｓｉｎｇＵｎｉ
ｔ；以下、ＣＰＵと略称する）によって制御される。

比較部４はＤＵＴ２つまり集積回路から出力される各出
力電圧ＤＩ、Ｄ２をプログラマブル電源９から出力され
る期待値電圧ＶＯＩ、ＶＯ２の電圧レベルと比較する機
能を持つ回路部であって、出力電圧Ｄ１と期待値電圧■
ｏ１とを比較する第１の比較回路１０と、出力電圧Ｄ２
と期待値電圧ＶＯ２とを比較する第２の比較回路１１と
を有する。

測定部７は、設定されるテストモードにおいて集積回路
の出力電圧ＤＩ、Ｄ２間の立ち下がり変化時間Ｔ（出力
電圧Ｄ１の電圧レベルが上記期待値電圧■０１に達する
第１の時点ｔ１から出力電圧Ｄ２の電圧レバルが上記期
待値電圧ＶＯ２に達する第２°の時点ｔ２までの所要時
間）を測定する機能を持つ回路部であって、バイナリカ
ウンタ１２とそのバイナリカウンタ１２の計数値をスト
アするメモリ１３とを有する。

クロック発生回路６は、上記バイナリカウンタ１２が計
数するクロック信号ＣＫを発生する回路であって、制御
回路５を介してバイナリカウンタ１２のクロック入力端
子に接続されている。

上記制御回路５は、比較回路１０．１１の出力やテスト
パターン発生器８からの各出力Ｃ１，Ｃ２、ＰＣに基づ
き、バイナリカウンタ１２へのクロック信号ＣＫの入力
を制御する機能を持つ回路であって、排他的論理和（ｅ
ｘｃｌｕｓｉｖｅ　ＯＲ；以下、ＥＸ−ＯＲと略称する
）ゲート１４，１５．１６とＡＮＤゲート１７．１８．
１９とインバータ２０とアドレス・メモリ２１とによっ
て構成されている。すなわち、Ｅ　Ｘ　−ＯＲ，ゲート
１４は第１の比較回路１０の出力とテストパターン発生
器８の出力Ｃ１とを２人力とし、その出力をＡＮＤゲー
ト１７の１人力として与え、ＥＸ−ＯＲゲート１５は第
２の比較回路１１の出力とテストパターン発生器８の出
力Ｃ２とを２人力とし、その出力をインバータ２０で反
転した信号をＡＮＤゲート１７の他の１人力として与え
る。

また、ＥＸ−ＯＲゲート１６はテストパターン発生器８
の出力ＰＣ（パターンメモリアドレス）とアドレス・メ
モリ２１から読み出されるアドレスとを２人力とし、そ
の出力を反転した信号をＡＮＤゲート１８の１人力とし
て与え、ＡＮＤゲート１７はその出力をＡＮＤゲート１
８の他の１人力として与える。さらに、ＡＮＤゲート１
９はクロック発生回路６から出力されるクロック信号Ｃ
ＫとＡＮＤゲート１８の出力とを２人力とし、その出力
をバイナリカウンタ１２のクロック入力端子に与える。

第２図は、上記集積回路検査装置１による集積回路の出
力特性検査動作を示すタイミングチャートである。この
タイミングチャートを参照して、以下にＤＵＴ２である
集積回路の出力特性検査動作を説明する。

テストパターン発生器８の内蔵するプログラムカウンタ
がパターンメモリアドレスのたとえば２０００Ｈ番地を
指定すると、この番地に対応するテストパターンのテス
ト用信号ａがテストパターン発生器８から出力されてＤ
ＵＴ２である集積回路に入力される。これに伴って、集
積回路の１つの出力端子からは第２図（１）に示す出力
電圧Ｄ１が出力され、また他の１つの出力端子からは第
２図（２）に示す出力電圧Ｄ２が出力される。

一方、プログラマブル電源９からは出力電圧Ｄ１に対応
付けられる第１の期待値電圧ＶＯＩを出力電圧Ｄ２に対
応付けられる第２の期待値電圧■０２がそれぞれ出力さ
れる。第１の比較回路１０では、出力電圧Ｄ１と第１の
期待値電圧■０１の電圧レベルとが比較される。また、
第２の比較回路１１では、出力電圧Ｄ２と第２の期待値
電圧Ｖ０２の電圧レベルとが比較される。また、このと
きテストパターン発生器８の各出力Ｃ１，Ｃ２はそれぞ
れＬレベルに設定される。

上述した動作開始の時点ｔｏでは、第２図（１）（２）
に示すように各出力電圧Ｄｉ、Ｄ２はＨレベルにあり、
いずれも対応する期待値電圧■０１、ＶＯ２の電圧レベ
ルよりも高いので、第１の比較回路１０の出力も第２の
比較回路１１の出力もＬレベルの状態にある。したがっ
て、ＥＸ−ＯＲゲート１４の２人力はともにＬレベルで
その出力はＬレベルとなり、またＥＸ−ＯＲゲート１５
の２人力もともにＬレベルでその出力はＬレベルとなり
、さらにインバータ２０で反転されてＨレベルとなる。

すなわち、ＡＮＤゲート１７の一方の入力はＬレベル、
他方の入力はＨレベルとなって、その出力はＬレベルと
なる。さらに、ＥＸ−ＯＲゲート１６では、テストパタ
ーン発生器８において２０００Ｈ番地のパターンメモリ
アドレスが指定された時点で、テストパターン発生器８
の出力ＰＣとアドレス・メモリ２１から出力されるアド
レスとが一致するため、その出力はＬレベルとなり、そ
の反転信号つまりＨレベルの信号がＡＮＤゲート１８の
１人力として与えられる。

上述したようにＡＮＤゲート１７の出力はＬレベルであ
るため、ＡＮＤゲート１８の他の１人力はＬレベルとな
り、このＡＮＤゲート１８の出力はＬレベルとなる。し
たがって、このＡＮＤゲート１８の出力を１人力とする
ＡＮＤゲート１９の出力はＬレベルとなる。すなわち、
クロック発生回路６から出力される第２図（３）に示す
クロック信号ＣＫは、この時点において、バイナリカウ
ンタ１２へは入力されない。

このあと、出力電圧Ｄ１が第１の期待値電圧■０１の電
圧レベル以下に立ち下がる時点ｔ１に至ると、第１の比
較回路１０の出力がＬレベルからＨレベルに切り替わり
、これに伴ってＥＸ−ＯＲゲート１４の出力もＬレベル
からＨレベルに切り替わる。その結果、ＡＮＤゲート１
７の出力がＨレベルになり、またＡＮＤゲート１８の出
力もＨレベルになり、クロック信号ＣＫはＡＮＤゲート
１９を介してバイナリカウンタ１２に入力される。

すなわち、出力電圧Ｄ１が第１の期待値電圧■０１の電
圧レベル以下となる時点ｔ１からバイナリカウンタ１２
によるクロック信号ＣＫの計数が開始される。

ついで、出力電圧Ｄ２が第２の期待値電圧■０２の電圧
レベル以下に立ち下がる時点ｔ２に至ると、第２の比較
回路１１の出力もＬレベルからＨレベルに切り替わり、
これに伴ってＥＸ−ＯＲゲート１５の出力もＬレベルか
らＨレベルに切り替わる。その結果、インバータ２０を
介してＡＮＤゲート１７の１人力となる信号はＨレベル
からＬレベルに反転し、ＡＮＤゲート１７の出力がＬレ
ベルに、またＡＮＤゲート１８の出力もＬレベルに反転
して、クロック信号ＣＫのバイナリカウンタ１２への入
力が阻止される。すなわち、出力電圧Ｄ２が第２の期待
値電圧ＶＯ２の電圧レベル以下となる時点ｔ２に達する
と、バイナリカウンタ１２によるクロック信号ＣＫの計
数が停止する。

したがって、バイナリカウンタ１２には時点ｔ１から時
点ｔ２までのクロック信号ＣＫが計数され、その計数値
がメモリ１３にストアされる。メモリ１３に計数値がス
トアされたあと、バイナリカウンタ１２はリセットされ
る。

たとえば、クロック発生回路６の発振周波数がＩＧＨｚ
のときは、クロック信号ＣＫの周期は１ｎ秒であるから
、動作開始の時点ｔｏから時点ｔ１までの所要時間を１
０００秒、時点ｔ２までの所要時間を４００ｎ秒とする
と、バイナリカウンタ１２の計数値は、 （４００ｎ秒−１５０ｎ秒）／１ｎ秒＝２５０　　−（
１）となる、したがって、この場合にはバイナリカウン
タ１２の計数値にクロック信号ＣＫの周期（１０秒）を
掛けた値が時点ｔ１から時点ｔ２までの所要時間Ｔとし
て求められることになる。メモリ１３にストアされた計
数値つまり測定時間は先述したテストモード設定部３の
ＣＰＵに取り込まれる。同様にして同一種類の集積回路
に対する同一テストでの測定時間も順次ＣＰＵに取り込
まれ、それらの測定時間の分布などのデータ処理が行わ
れる。

なお、上記実施例では、パターンメモリアドレスＰＣと
して２０００Ｈ番地が指定された場合の１回の検査動作
のみについて説明したが、第１図に示す集積回路検査装
置１の構成を以下に述べるように一部変更することによ
って、同一テストモードで時点ｔｌ、ｔ２などを異なら
せた検査を連続的に繰り返し行うことも可能である。

すなわち、テストパターン発生器８のプログラムカウン
タにおいて順次インクリメントして指定される複数のパ
ターンメモリアドレスＰＣに対応付けて、アドレス・メ
モリ２１にこれらの複数のアドレスをストアしておく一
方、測定部７のメモリ１３にも上記アドレスに対応付け
て複数の計数値をストアできる記憶領域を用意し、また
プログラマブル電源９ではパターンメモリアドレスＰＣ
が切り替わると、そのアドレスに対応した期待値電圧Ｖ
ＯＩ、ＶＯＩが出力されるようにしておき、次のように
動作させればよい。

上記構成において、たとえばテストパターン発生器８か
ら出力されるパターンメモリアドレスＰＣが、２０００
Ｈ番地からインクリメントされて２００１番地に切り替
わると、Ｅｘ−ＯＲゲート１６の出力がＬレベルからＨ
レベルに反転する。

この反転のタイミングでアドレス・メモリ２１か読み出
されるアドレスがインクリメントされる。

すなわち、アドレス・メモリ２１から読み出されるアド
レスも２０００Ｈ番地から２００１Ｈ番地に切り替わる
。これによってＥＸ−ＯＲゲート１６の２人力は一致し
、ＥＸ−ＯＲゲート１６の出力状態は２０００８番地の
場合と同じ状態に設定される。

また、上記反転タイミングによって測定部７のバイナリ
カウンタ１２がリセリットされるとともに、測定部７の
メモリ１３でも２０００Ｈ番地に対応するアドレスから
２００１Ｈ番地に対応するアドレスに切り替えられる。

すなわち、２００１Ｈ番地の検査動作では切り替えられ
たアドレスの記憶領域にバイナリカウンタ１２の計数値
がストアされる。さらに、パターンメモリアドレスＰＣ
が２０００Ｈ番地から２００１Ｈ番地に切り替わるに伴
って、プログラマブル電源９から出力される期待値電圧
ＶＯＩ、ＶＯ２の電圧レベルも変わるので、２００１Ｈ
番地の検査動作では２０００Ｈ番地の検査動作の場合と
異なる区間の時間測定が行われることになる。

以上の動作を、パターンメモリアドレスＰＣがインクリ
メントされるたびに繰り返すことによって、同一テスト
モードで測定個所の異なる検査を連続的に繰り返し行う
ことができる。

また、上記実施例では、ＤＵＴ２である集積回路の°そ
れぞれ異なる２つの出力端子から出力される出力電圧Ｄ
ｉ、Ｄ２間での変化時間を測定する場合について示した
が、第３図に示すように１つの出力電圧りが成る電圧レ
ベルＶｌｌから他の電圧レベルＶ１２に変化するまでの
変化時間Ｔ１２を測定する場合にも同様に適用できる。

さらに、上記実施例では、クロック信号ＣＫを計測する
のにバイナリカウンタ１２を用いたが、これに限らず１
０進カウンタなどを用いてもよい。

発明の効果 以上のように、本発明の集積回路の検査装置によれば、
第１の出力電圧のレベルが予め定められた第１の期待値
電圧レベルに達する第１の時点からカウンタによるクロ
ック信号の計数を開始し、第２の出力電圧のレベルが予
め定められた第２の期待値電圧レベルに達する第２の時
点でカウンタによる計数を停止し、その間の計数値を第
１の時点から第２の時点までの所要時間として求めるよ
うに構成しているので、集積回路の被検査回路の出力特
性の検査を能率よく行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である集積回路の検査装置
ＦＩを示すブロック図、第２図はその検査装置１による
集積回路の出力特性検査手順を示すタイミングチャート
、第３図はその検査装置１による別の出力特性検査手順
を示すタイミングチャート５第４図は従来の検査装置に
よる出力特性検査手順を示すタイミングチャートである
。 １・・・集積回路の検査装置１．２・・・ＤＵＴ、３・
・・テストモード設定部、４・・・比較部、５・・・制
御回路、６・・・クロック発生回路、７・・・測定部、
８・・・テストパターン発生器、９・・・プログラマブ
ル電源、１０゜１１・・・比較回路、１２・・・バイナ
リカウンタ、１３・・・メモリ 代理人　　弁理士　画数　圭一部 第 図

Claims (1)

【特許請求の範囲】
1. 被検査回路の１つの出力端子から出力される第１の出力
   電圧のレベルが予め定められた第１の期待値電圧レベル
   に達する第１の時点から、同じ被検査回路の同一出力端
   子または別の出力端子から出力される第２の出力電圧の
   レベルが予め定められた第２の期待値電圧レベルに達す
   る第２の時点までの所要時間を測定して被検査回路の出
   力特性の良否を判定する集積回路の検査装置において、
   第１の出力電圧と第１の期待値電圧レベルとを比較して
   第１の時点を検出する第１の比較回路と、第２の出力電
   圧と第２の期待値電圧レベルとを比較して第２の時点を
   検出する第２の比較回路と、クロック信号を発生するク
   ロック発生回路と、第１の比較回路の検出信号に基づい
   てクロック信号の計数を開始する一方、第２の比較回路
   の検出信号に基づいてクロック信号の計数を終了し、そ
   の計数値を第１の時点から第２の時点までの所要時間と
   して出力するカウンタとを備えたことを特徴とする集積
   回路の検査装置。