JPH02250334A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02250334A JPH02250334A JP7211689A JP7211689A JPH02250334A JP H02250334 A JPH02250334 A JP H02250334A JP 7211689 A JP7211689 A JP 7211689A JP 7211689 A JP7211689 A JP 7211689A JP H02250334 A JPH02250334 A JP H02250334A
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- gate electrode
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置及びその製造方法に関する。
近年、化合物半導体装置は、高速動作性の点から注目さ
れて盛んに研究開発が行なわれている。
れて盛んに研究開発が行なわれている。
特に、ＧａＡｓ半導体については多くの研究開発が行な
われている。
われている。
第４図は従来のＧａＡｓ電界効果トランジスタの一例の
断面図である。
断面図である。
半絶縁性ＧａＡｓ基板１にＳｉイオンを注入し、アニー
ルしてｎ型の動作層２を形成し、ショットキ障壁を形成
する金属でゲート電極３を形成する。これをマスクにし
てＳｉイオン注入し、アニールしてｎ＋層４ａ、４ｂを
形成する。更にＭＯＣＶＤ法によりオーミック接触体５
ａ、５ｂを形成し、これにソース電極６ａ、ドレイン電
極６ｂを取り付け、絶縁膜７で覆い、コンタクト孔をあ
けた後、第２層金属膜８で配線を作る。
ルしてｎ型の動作層２を形成し、ショットキ障壁を形成
する金属でゲート電極３を形成する。これをマスクにし
てＳｉイオン注入し、アニールしてｎ＋層４ａ、４ｂを
形成する。更にＭＯＣＶＤ法によりオーミック接触体５
ａ、５ｂを形成し、これにソース電極６ａ、ドレイン電
極６ｂを取り付け、絶縁膜７で覆い、コンタクト孔をあ
けた後、第２層金属膜８で配線を作る。
現在、このようなショットキ障壁型電界効果トランジス
タ（以下、ＭＥＳＦＥＴと称す）を用いた高速の集積回
路が製作されている。
タ（以下、ＭＥＳＦＥＴと称す）を用いた高速の集積回
路が製作されている。
ＧａＡｓＭＥＳＦＥＴを製作した場合、現状では所望の
ＦＥＴのしきい値電圧を得ることが困難で有り、従って
ＦＥＴもしくはＦＥＴを用いた集積回路の歩留まりが極
めて低いという問題がある。
ＦＥＴのしきい値電圧を得ることが困難で有り、従って
ＦＥＴもしくはＦＥＴを用いた集積回路の歩留まりが極
めて低いという問題がある。
この原因の一つとして、化合物半導体上に形成されたゲ
ート電極、絶縁膜などの薄膜の応力が、化合物半導体内
に圧電分極を発生させるためと考えられている。その圧
電分極により、化合物半導体内に設けられた動作層の電
荷が変化するため、ＦＥＴのしきい値電圧が変化するこ
とになる。このしきい値電圧の変化は、短チャネルはど
大きいため、微細素子の開発に於て、特にこの問題は顕
著となる。
ート電極、絶縁膜などの薄膜の応力が、化合物半導体内
に圧電分極を発生させるためと考えられている。その圧
電分極により、化合物半導体内に設けられた動作層の電
荷が変化するため、ＦＥＴのしきい値電圧が変化するこ
とになる。このしきい値電圧の変化は、短チャネルはど
大きいため、微細素子の開発に於て、特にこの問題は顕
著となる。
また、ピエゾ電荷は、ＧａＡｓ基板（１００）面上でゲ
ート電極方向が［０１１］と［０１１１と直交する場合
、符号が逆であるため、ピエゾ電荷が発生すると、両方
向のＦＥＴのしきい値電圧が異なってしまう現象が発生
する。従って、集積回路を製作する場合、ＦＥＴを直交
して配置することが困難であり、このことが集積回路の
集積度を下げる問題となっている。
ート電極方向が［０１１］と［０１１１と直交する場合
、符号が逆であるため、ピエゾ電荷が発生すると、両方
向のＦＥＴのしきい値電圧が異なってしまう現象が発生
する。従って、集積回路を製作する場合、ＦＥＴを直交
して配置することが困難であり、このことが集積回路の
集積度を下げる問題となっている。
また、絶縁膜の膜厚の変化に対しても応力が変化してく
るため、ＦＥＴのしきい値電圧が変化してしまうなどの
問題がある。
るため、ＦＥＴのしきい値電圧が変化してしまうなどの
問題がある。
本発明の目的は、化合物半導体電界効果トランジスタの
ゲート電極、オーミック接触体及び絶縁膜のエツジ近傍
の応力集中を抑制した信頼性の高い半導体装置及びその
製造方法を提供することにある。
ゲート電極、オーミック接触体及び絶縁膜のエツジ近傍
の応力集中を抑制した信頼性の高い半導体装置及びその
製造方法を提供することにある。
本発明の半導体装置は、半導体基板に設けられた半導体
動作層上に選択的に配置されたゲート電極とオーミック
接触体と該オーミック接触体に接続するソース・ドレイ
ン電極と絶縁膜とを有する半導体装置において、前記ゲ
ート電極に近い側のオーミック接触体側面が、下よりも
上の方が前記ゲート電極から遠ざかるような斜めになっ
ている形状であることを特徴とする。
動作層上に選択的に配置されたゲート電極とオーミック
接触体と該オーミック接触体に接続するソース・ドレイ
ン電極と絶縁膜とを有する半導体装置において、前記ゲ
ート電極に近い側のオーミック接触体側面が、下よりも
上の方が前記ゲート電極から遠ざかるような斜めになっ
ている形状であることを特徴とする。
本発明の半導体装置の製造方法は、半導体基板に半導体
動作層を形成する工程と、半導体基板上に選択的にゲー
ト電極を形成する工程と、圧力４０Ｔｏ ｒ ｒ以下ｌ
ＱＴｏ ｒ ｒ以上のＭＯＣＶＤ法でオーミック接触
体を形成する工程と、前記オーミック接触体に接続する
ソース・ドレイン電極を形成する工程と、絶縁膜を一面
に被着する工程とを含んで構成されている。
動作層を形成する工程と、半導体基板上に選択的にゲー
ト電極を形成する工程と、圧力４０Ｔｏ ｒ ｒ以下ｌ
ＱＴｏ ｒ ｒ以上のＭＯＣＶＤ法でオーミック接触
体を形成する工程と、前記オーミック接触体に接続する
ソース・ドレイン電極を形成する工程と、絶縁膜を一面
に被着する工程とを含んで構成されている。
ＧａＡｓのように、閃亜鉛鉱型構造では、結晶に歪が加
えられると分極が誘起され、その分極によりピエゾ電荷
が発生することが知られている。
えられると分極が誘起され、その分極によりピエゾ電荷
が発生することが知られている。
特に、ＧａＡｓ動作層上に形成されたゲート電極、オー
ミック接触体及び絶縁膜のエツジ近傍では応力集中が生
じるため、ピエゾ電荷の発生が極めて多くなる。従って
、この応力集中を抑制することが重要となっている。
ミック接触体及び絶縁膜のエツジ近傍では応力集中が生
じるため、ピエゾ電荷の発生が極めて多くなる。従って
、この応力集中を抑制することが重要となっている。
本発明者が、ゲート電極に近い側の側面が、下よりも上
の方がゲート電極から遠ざかるような斜めになっている
形状のオーミック接触体を有する半導体装置について、
ゲート電極膜、オーミック接触体、絶縁膜のエツジ近傍
に発生する応力及びピエゾ電荷の関係を数値解析により
調べた結果、オーミック接触体の側面が垂直の場合より
も、ゲート電極に近い側の側面が、下よりも上の方がゲ
ート電極から遠ざかるような斜めになっている場合の方
が、ゲート電極膜、オーミック接触体及び絶縁膜のエツ
ジ近傍に発生する応力集中およびピエゾ電荷が小さくな
ることが明らかになった。
の方がゲート電極から遠ざかるような斜めになっている
形状のオーミック接触体を有する半導体装置について、
ゲート電極膜、オーミック接触体、絶縁膜のエツジ近傍
に発生する応力及びピエゾ電荷の関係を数値解析により
調べた結果、オーミック接触体の側面が垂直の場合より
も、ゲート電極に近い側の側面が、下よりも上の方がゲ
ート電極から遠ざかるような斜めになっている場合の方
が、ゲート電極膜、オーミック接触体及び絶縁膜のエツ
ジ近傍に発生する応力集中およびピエゾ電荷が小さくな
ることが明らかになった。
また、本発明の半導体装置の製造方法では、圧力４０Ｔ
ｏ ｒ ｒ以下のＭＯＣＶＤ法でオーミック接触体を形
成しているため、ゲート電極に近い側の側面が、下より
も上の方がゲート電極から遠ざかるような斜めになって
いる形状になる。この方法により前述のように高信頼性
の半導体装置が製造可能となるのである。
ｏ ｒ ｒ以下のＭＯＣＶＤ法でオーミック接触体を形
成しているため、ゲート電極に近い側の側面が、下より
も上の方がゲート電極から遠ざかるような斜めになって
いる形状になる。この方法により前述のように高信頼性
の半導体装置が製造可能となるのである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の主要部を示す半導体チップ
の断面図である。
の断面図である。
半絶縁性ＧａＡｓ基板１にＳｉイオンを注入し、アニー
ルしてｎ型の動作層２を設け、この上に選択的にタング
ステンシリサイドからなるゲート電極３を設ける。この
ゲート電極３をマスクにしてイオン注入してｎ“層４ａ
、４ｂを設け、更にＭＯＣＶＤ法により上部が狭い台形
のオーミック接触体５ａ、５ｂを形成し、これにソース
電極６ａ、ドレイン電極６ｂを取り付け、絶縁膜７で覆
い、コンタクト孔をあけ、第２層金属膜８で配線を形成
した構造を有する。
ルしてｎ型の動作層２を設け、この上に選択的にタング
ステンシリサイドからなるゲート電極３を設ける。この
ゲート電極３をマスクにしてイオン注入してｎ“層４ａ
、４ｂを設け、更にＭＯＣＶＤ法により上部が狭い台形
のオーミック接触体５ａ、５ｂを形成し、これにソース
電極６ａ、ドレイン電極６ｂを取り付け、絶縁膜７で覆
い、コンタクト孔をあけ、第２層金属膜８で配線を形成
した構造を有する。
ここで、ゲート材料としては、タングステンシリサイド
のほかに、モリブデン、シリコン、アルミニウム等でも
よく、絶縁膜材料も二酸化シリコンの他に窒化シリコン
等でもよい。
のほかに、モリブデン、シリコン、アルミニウム等でも
よく、絶縁膜材料も二酸化シリコンの他に窒化シリコン
等でもよい。
第２図（ａ）〜（ｄ）は本発明の半導体装置の製造方法
の一実施例を説明するための工程順に示した半導体チッ
プの断面図である。
の一実施例を説明するための工程順に示した半導体チッ
プの断面図である。
先ず、第２図（ａ）に示すように、半導体基板１の表面
に８１イオンを加速エネルギー５０ｋｅＶ、ドーズ量２
Ｘ １０１２ｃｇｌ−”の条件でイオン注入し、更に
Ａｓ圧雰囲気中で８００℃、２０分間のアニールを行い
、ｎ型のＧａＡｓ動作層２を形成した０次に、動作層２
を覆うようにＧａＡｓ基板１上に２ Ｘ １０ ’ ｄ
ｙａ ／ Ｃ１１”の圧縮応力を有するタングステンシ
リサイド（ＷＳｉ）ゲート膜をスパッタ法を用いて０．
５μｍの膜厚に堆積した０次に、ホトレジスト膜を塗布
し、露光を行ない、現像を行なった０次に、四フッ化炭
素を用いた異方性ドライエツチング法によってＷＳｌの
膜を所定の形にパターニングし、ショットキ接触するゲ
ート電極３を形成した。
に８１イオンを加速エネルギー５０ｋｅＶ、ドーズ量２
Ｘ １０１２ｃｇｌ−”の条件でイオン注入し、更に
Ａｓ圧雰囲気中で８００℃、２０分間のアニールを行い
、ｎ型のＧａＡｓ動作層２を形成した０次に、動作層２
を覆うようにＧａＡｓ基板１上に２ Ｘ １０ ’ ｄ
ｙａ ／ Ｃ１１”の圧縮応力を有するタングステンシ
リサイド（ＷＳｉ）ゲート膜をスパッタ法を用いて０．
５μｍの膜厚に堆積した０次に、ホトレジスト膜を塗布
し、露光を行ない、現像を行なった０次に、四フッ化炭
素を用いた異方性ドライエツチング法によってＷＳｌの
膜を所定の形にパターニングし、ショットキ接触するゲ
ート電極３を形成した。
次に、第２図（ｂ）に示すように、基板上に選択的に５
ＩＯ２膜９を被着した。更にその上に３０Ｔｏ ｒ ｒ
の圧力下でトリメチルガリウムとアルシンを用いたＭＯ
ＣＶＤ法によりＧａＡｓ膜を被着した。その結果形成さ
れた、ＧａＡｓオーミック接触体５ａ、５ｂの形状は上
部の幅が狭い台形であった。
ＩＯ２膜９を被着した。更にその上に３０Ｔｏ ｒ ｒ
の圧力下でトリメチルガリウムとアルシンを用いたＭＯ
ＣＶＤ法によりＧａＡｓ膜を被着した。その結果形成さ
れた、ＧａＡｓオーミック接触体５ａ、５ｂの形状は上
部の幅が狭い台形であった。
次に、第２図（Ｃ）に示すように、弗化水素酸を用いた
エツチングによりＳ ｉ ０２膜９を除去した。
エツチングによりＳ ｉ ０２膜９を除去した。
最後に、第２図（ｄ）に示すように、Ａｕ−Ｇｅ−Ｎｉ
の金属層からなるソース電極６ａ及びドレイン電極６ｂ
を形成した０次に、絶縁膜として、ＣＶＤ法を用いて二
酸化シリコンの絶縁膜７を０．８μｍの厚さに被着した
。更に、ゲート電極４．ソース電極６ａ、 ドレイン電
極６ｂ上にＴｉ−Ｐｔ−Ａｕから成る第２層金属膜８を
形成した。
の金属層からなるソース電極６ａ及びドレイン電極６ｂ
を形成した０次に、絶縁膜として、ＣＶＤ法を用いて二
酸化シリコンの絶縁膜７を０．８μｍの厚さに被着した
。更に、ゲート電極４．ソース電極６ａ、 ドレイン電
極６ｂ上にＴｉ−Ｐｔ−Ａｕから成る第２層金属膜８を
形成した。
また、比較のため、通常の矩形断面のオーミックを保有
するＦＥＴも形成した。
するＦＥＴも形成した。
上記２種類の異なる構造を有するＦＥＴのピエゾ電荷分
布をシミュレーションによって求めた結果を第３図に示
す。
布をシミュレーションによって求めた結果を第３図に示
す。
第３図（ａ）、（ｂ）に於て、ＧａＡｓ基板１内の斜線
部分が電荷量ｌＸ１０１５電子電荷／Ｃ１１３の領域で
ある。第３図より明らかなように、オーミック接触体５
の断面形状が、ゲート電極３に近い側の側面が、下より
も上の方がゲート電極３から遠ざかるような斜めになっ
ている形状の場合の方が、矩形のオーミック接触体５の
場合よりも、オーミック接触体のエツジ部での応力集中
及びピエゾ電荷の発生が小さくなることがわかった。
部分が電荷量ｌＸ１０１５電子電荷／Ｃ１１３の領域で
ある。第３図より明らかなように、オーミック接触体５
の断面形状が、ゲート電極３に近い側の側面が、下より
も上の方がゲート電極３から遠ざかるような斜めになっ
ている形状の場合の方が、矩形のオーミック接触体５の
場合よりも、オーミック接触体のエツジ部での応力集中
及びピエゾ電荷の発生が小さくなることがわかった。
以上説明したように、本発明によれば、ゲート電極及び
オーミックエツジ部近傍に発生する応力集中を小さくし
、ピエゾ電荷の発生を抑えることが出来るため、特性変
動を抑制することが可能という効果が得られる。
オーミックエツジ部近傍に発生する応力集中を小さくし
、ピエゾ電荷の発生を抑えることが出来るため、特性変
動を抑制することが可能という効果が得られる。
第１図は本発明の一実施例の主要部を示す半導体チップ
の断面図、第２図（ａ）〜（ｄ）は本発明の半導体装置
の製造方法の一実施例を説明するための工程順に示した
半導体チップの断面図、第３図（ａ）、（ｂ）は本発明
の詳細な説明するために従来例と本発明の実施例につい
てピエゾ電荷分布を示した分布図、第４図は従来のＧａ
Ａｓ電界効果トランジスタの一例の断面図である。 １・・・ＧａＡｓ基板、２・・・動作層、３・・・ゲー
ト電極、４ａ、４ｂ−・ｎ”層、５ａ、５ｂ−・・オー
ミック接触体、６ａ・・・ソース電極、６ｂ・・・ドレ
イン電極、７・・・絶縁膜、８・・・第２層金属膜、９
，１０・・・５ｉＯａｌｌＫ−
の断面図、第２図（ａ）〜（ｄ）は本発明の半導体装置
の製造方法の一実施例を説明するための工程順に示した
半導体チップの断面図、第３図（ａ）、（ｂ）は本発明
の詳細な説明するために従来例と本発明の実施例につい
てピエゾ電荷分布を示した分布図、第４図は従来のＧａ
Ａｓ電界効果トランジスタの一例の断面図である。 １・・・ＧａＡｓ基板、２・・・動作層、３・・・ゲー
ト電極、４ａ、４ｂ−・ｎ”層、５ａ、５ｂ−・・オー
ミック接触体、６ａ・・・ソース電極、６ｂ・・・ドレ
イン電極、７・・・絶縁膜、８・・・第２層金属膜、９
，１０・・・５ｉＯａｌｌＫ−
Claims (2)
- （１）半導体基板に設けられた半導体動作層上に選択的
に配置されたゲート電極とオーミック接触体と該オーミ
ック接触体に接続するソース・ドレイン電極と絶縁膜と
を有する半導体装置において、前記ゲート電極に近い側
のオーミック接触体側面が、下よりも上の方が前記ゲー
ト電極から遠ざかるような斜めになっている形状である
ことを特徴とする半導体装置。 - （２）半導体基板に半導体動作層を形成する工程と、半
導体基板上に選択的にゲート電極を形成する工程と、圧
力４０Ｔｏｒｒ以下１０Ｔｏｒｒ以上のＭＯＣＶＤ法で
オーミック接触体を形成する工程と、前記オーミック接
触体に接続するソース・ドレイン電極を形成する工程と
、絶縁膜を一面に被着する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211689A JPH02250334A (ja) | 1989-03-23 | 1989-03-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211689A JPH02250334A (ja) | 1989-03-23 | 1989-03-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02250334A true JPH02250334A (ja) | 1990-10-08 |
Family
ID=13480068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7211689A Pending JPH02250334A (ja) | 1989-03-23 | 1989-03-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02250334A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6295878A (ja) * | 1985-10-22 | 1987-05-02 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-03-23 JP JP7211689A patent/JPH02250334A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6295878A (ja) * | 1985-10-22 | 1987-05-02 | Nec Corp | 半導体装置の製造方法 |
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