JPH02250430A - 外部同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、外部制御信号に追従して動作し、内部基準
クロックを生成する外部同期回路に関するものである。

〔従来の技術〕

第３図は特開昭６０−２４０２１５号に示された従来の
外部同期回路を示すブロック図である。図において、１
は外部制御信号が入力される入力端子、２は入力端子１
に入力された外部制御信号のエツジを検出してエツジパ
ルスを生成するエツジ検出回路であシ、３は制御電圧に
よって出力信号の周波数が変化する電圧制御形周波数可
変発振器としての電圧制御形層波数可変水晶発振器（以
下、ｖｃｘｏという）である。

４は前記エツジ検出回路２からのエツジパルスがリセッ
ト端子に大力され、ＶＣＸＯ３の出力信号がクロック端
子に入力されて、前記外部制御信号の周波数を計数する
第１のカウンタ、５は所定のクロックによりてアップ・
ダウンする第２のカウンタであシ、６はこの第１のカウ
ンタ４と第２のカウンタ５の計数値を比較するコンパレ
ータである。

Ｔは前記第２のカウンタ５の計数値によりて決定される
分局比に従りてｖｃｘｏａの出力信号を分局し、内部基
準クロックを生成する可変分周回路であシ、８はこの内
部基準クロックを出力する出力端子である。９は前記第
２のカウンタ５へのクロックが入力されるクロック入力
端子であ、？　、１０　。

１１は前記コンパレータ６の出力によって相補的に開閉
され、クロック入力端子９からのり四ツクを第２のカウ
ンタ５のアップカウントクロック端子とダウンカウント
クロック端子に入力するアンド回路である。

次に動作について説明する。入力端子ＩＫ外部制御信号
が入力されると、エツジ検出回路２はそのエツジを検出
してエツジパルスを生成する。このエツジパルスは第１
のカウンタ４のリセット端子に入力される。この第１の
カウンタ４のクロック端子には、ＶＣＸＯ３の出力が入
力されておシ、外部制御信号の一周期がｖｃｘｏａの出
力クロソク何パルス分であるかがカウントされる。

このカウンタ４の出力Ｎビットは、コンパレータ６のＡ
側人力に入力される。一方、第２のカウンタ５の出力Ｎ
ビットはコンパレータ６のＢ　４ｊＡｌｌ入力に入力さ
れている。コンパレータ６は、Ａ１１ｌ入力とＢ＠大入
力即ち、第１のカウンタ４の計数値と第２のカウンタ５
の計数値を比較し、第１のカウンタ４０計数値が第２の
カウンタ５のそれよシ大きければ、Ａ＞Ｂ＠比出力ハイ
レベルとする。

この結果、アンド回路１０が開き、クロック入力端子９
よシのクロックが第２のカウンタ５のアップカウントク
ロック端子に入力され、第２のカウンタ５の計数値は一
つ増加する。また、第１のカウンタ４の計数値が第２の
カウンタ５のそれよυ小さければ、Ａ＜Ｂ＠比出力ハイ
レベルとなる。

この結果、アンド回路１１が開き、クキツク入力端子９
よシのクロックが第２のカウンタ５のダウンカウントク
ロック端子に入力され、第２のカウンタ５の計数値は一
つ減少する。このようＫして、第２のカウンタ５の計数
値は、クロック入力端子８よりのクロックの一周期とと
にアップあるいはダウンし、第１のカウンタ４の計数値
に近づく。

一方、第２のカウンタ５の出力Ｎビットは、可変分周回
路７に入力される。可変分周回路ＴはＶＣＸＯ３の出力
を第２のカウンタ５の計数値で分周して、内部基準クロ
ックを作成して、内部基準クロック出力端子８よシ出力
する。

第４図は以上の過程を示すタイムチャートであシ、同図
−）は外部制御信号の周波数変化、伽）はコンパレータ
６の出力、（Ｃ）は出力される内部基準クロックの周波
教示化を示している。入力端子１に入力された外部制御
信号は（１）の如く区間■と区間■の境界部分で周波数
が上昇してシシ、区間■と区間１１．Ｉにおいてはそれ
ぞれ一定の周波数である。しかしながら、実際には、区
間Ｉにおいても区間ｎ、ｍにおいてもジッタ等によりて
ゆらいでいる。

従りて、区間ｌ内でもコンパレータ６の出力は（ｂ）の
如＜Ａ＞Ｂ１１１出力とＡ＜Ｂ突出力がそのジッタ等に
応じてランダムに発生し、第２のカウンタ５の計数値が
変動するため、（ｃ）で示す内部基準クロックも変動す
る。外部制御信号の周波数が上昇スルト、コンパレータ
６はＡ）Ｂ突出力の発生を経続するため内部基準クロッ
クの周波数も上昇する。区間■の終シに内部基準クロッ
クの周波数が外部制御信号の周波数に追いついて区間■
に入ると、コンパレータ６は区間■の場合と同様にジッ
タ等に応じてＡ）Ｂ突出力とＡ　＜　Ｂ　９１１１出力
をランダムに発生させ、内部基準クロックもそれに応じ
た変動をする。

〔発明が解決しようとする課題〕

従来の外部同期回路は以上のように構成されているので
、ＶＣＸＯ３の出力を分周して内部基準クロックを作り
ておシ、外部制御信号の変化に対して内部基準クロック
が階段状に変化し、さらに外部制御信号にジッタ等のゆ
らぎがあると内部基準クロックの周波数も変動して不安
定なものになるという問題点があった。

この発明は、上記の様な問題点を解消する丸めになされ
たもので、内部基準クロックの周波数が外部制御信号の
変化に対して連続的に追従するとともに、外部制御信号
のジッタ等に影響されにくい、安定した内部基準クロッ
クが得られる外部同期回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る外部同期回路は、第２のカウンタを上位
ビットに分け、上位ビットの計数値に基づいて電圧制御
多周波数可変発振器の出力信号を分周する可変分周回路
の分局比を決め、下位ビットの計数値を用いて電圧制御
多周波数可変発振器の発振周波数を制御するとともに、
コンパレータの出力を平均化して前記第２のカウンタの
アップ・ダウンの制御を行う制御回路を設けたものであ
る。

〔作用〕

この発明における電圧制御多周波数可変発振器は、第２
のカウンタの下位ビットの計数値に基づいてそれ自身の
発振周波数を変化させ、電圧制御多周波数可変発振器の
出力信号を分周して作られる内部基準クロックの最小分
周単位以下の部分を補関し、制御回路はコンパレータの
出力を平均化して第２のカウンタのアップ・ダウンを制
御してジッタ等による内部基準クロックの変動を防止す
る。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１は入力端子、２はエツジ検出回路、３は
ｖｃｘｏ、６はコンパレータ、７は可変分周回路、８は
出力端子、９はクロック入力端子、１０．１１はアンド
回路であシ、第３図に同一符号を付した従来のそれらと
同一　もしくは相当部分であるため、詳細な説明は省略
する。また４は上位Ｎビットを受けもつカウンタ４ａと
下位Ｍビットを受けもつカウンタ４ｂをカスケードに接
続して構成した第１のカウンタ、５は上位Ｎビットを受
けもつカウンタ５＆と下位Ｍビットを受けもつカウンタ
５ｂをカスケードに接続して構成したアップ・ダウン形
式の第２のカウンタであシ、第３図に同一符号を付した
それらに対応するものである。

１２は第２のカウンタ５中のカウンタ５ｂの出力Ｍビッ
トをアナログ電圧に変換し、制御電圧としてＶＣＸＯ３
へ供給するディジタル・アナログ変換器でラシ、第２の
カウンタ５中のカウンタ５ａの出力Ｎビットは可変分周
回路７へ入力される。

また、１３〜１５はカスケードに接続されてラッチ回路
を構成するＤ形スリップ・７０ツブ（以下、Ｄ−ＦＦと
いう）、１６．１７はそれぞれＤ−ＦＦ１３〜１５の出
力の論理積をとってアンド回路１０あるいは１１へ供給
するアンド回路であシ、１８はこれらＤ−ＦＦ１３〜１
５とアンド回路１６．１７とによりて形成され、前記コ
ンパレータ６の出力を平均化して第２のカウンタ５のア
ップ嘲ダウンを制御する制御回路である。

次に動作について説明する。エツジ検出回路２は入力端
子に入力された外部制御信号のエツジを検出してエツジ
パルスを生成し、カウンタ４ａ。

４ｂのリセット端子は入力される。第１のカウンタ４は
カスケードに接続されたカウンタ４ａと４ｂとで構成さ
れ、下位Ｍビットを受けもつカウンタ４ｂのクロック端
子に入力されるＶＣＸＯ３の出力信号を計数して、外部
制御信号の一周期がｖｃｘｏａの出力信号の何パルス分
にあたるかを計測している。このカウンタ４ａ、４ｂの
計数値はコンパレータ６のＡ個入力に入力される。また
、第２のカウンタ５はカスケードに接続されたカウンタ
５ａと５ｂとで構成され、クロック入力端子９からのク
ロックによりてアップ・ダウンされ、その計数値はコン
パレータ６のＢ１１［１人力に入力される。

；ンパレータ６は、とのＡＮ入力とＢ個入力、即ちカウ
ンタ４ａ、４ｂとカウンタ５ａ−５ｂの出力を比較し、
カウンタ４ａ、４ｂの計数値がカウンタ５ａ、５ｂの計
数値よシ大きければＡ）Ｂ側出力をハイレベルとし、カ
ウンタ４ａ、４ｂの計数値が、カウンタ５ａ＊５ｂの計
数値よシ小さければＡ＜Ｂ側出力をハイレベルとする。

また、カウンタ４ＪＬＩ４ｂとカウンタ５ａ＊５ｂの計
数値が同じならばＡ＝Ｂ（ｌＩＱ出力がハイレベルとす
る。コンパレータ６のＡ＞Ｂ側出力とＡ（Ｂ側出力はそ
れぞれＤ−ＦＦ１３の入力に接続される。Ｄ−ＦＦ１３
の出力はＤ−ＦＦ１４の入力とアンド回路１６．１７に
接続され、Ｄ−ＦＦ１４の出力はＤ−ＦＦ１５の入力と
アンド回路１６．１７に接続され、Ｄ−ＦＦ１５の出力
はアンド回路１６．１７に接続される。Ｄ−ＦＦ１３〜
１５のクロックは、外部制御信号のエツジ検出回路２の
出力が使われている。

従って、外部制御信号の３周期連続してコンパ１）−夕
６のＡ）Ｂ側出力がハイレベルとなった時のみアンド回
路１６の出力がハイレベルとなる。

その結果アンド回路１０が開き、クロック入力端子９よ
シのクロックがカウンタ５ｂのアップカウントクロック
端子に入力され、カウンタ５ａ、５ｂはアップカウント
を行う。また、コンパレータ６のＡ（Ｂ側出力が、外部
制御信号の３周期連続してハイレベルとなった時は、ア
ンド回路１７の出力がハイレベルとなシ、アンド回路１
１が開き、クロック入力端子９よシのクロックがカウン
タ５ｂのダウンカウントクロック端子に入力されカウン
タ５ａ、５ｂは、ダウンカウントを行う。

そして、カウンタ４ａａ４ｂとカウンタ５ａ　ｅ５ｂの
計数値が等しくなった時、コンパレータ６のＡ＝Ｂ側出
力出力イレベルとな夛、Ｄ−ＦＦ１３〜１５をすべて同
時にリセットする。すると、アンド回路１６．１７の出
力はローレベルとなりて、アンド回路Ｎ）、１１の出力
もローレベルとなる。従って、カウンタ５ｂにクロック
は加わらなくなシ、カウンタ５ａ、５ｂは計数動作を停
止する。

以上の動作によシカウンタ４ａ、４ｂとカウンタ５ａ、
５ｂの計数値の大小関係が外部制御信号の３周期連続し
て同じ場合に、カウンタ５ａ、５ｂの計数値は、クロッ
ク入力端子９よシのクロックの周期に合わせて１つずつ
カウンタ４ａ、４ｂの値に近づいてゆく。カウンタ５ｂ
の出力Ｍビットはコンパレータ６の他に、Ｄ／Ａ変換器
１２にも入力されておシ、カウンタ５ｂの出力は、その
値に比例した直流の制御電圧に変換される。この制御電
圧はＶＣＸＯ３の制御電圧端子に入力されている。ここ
で、ｖｃｘｏａの発振周波数は、制御電圧端子に入力さ
れた制御電圧、即ちカウンタ５ｂの計数値に比例して発
振周波数が変化する。カウンタ５ａの出力Ｎビットは、
コンパレータ６の他に可変分周回路７にも入力されてい
る。可変分周回路７は、ＶＣＸＯ３の出力をカウンタ５
ａの計数値で分周することによって内部基準クロックを
作シ、出力端子８よシ出力する。

第２図は以上の過程を示すタイムチャートであり、同図
１ｘ）は外部制御信号の周波数変化、（ｂ）はコンパレ
ータ６の出力、（Ｃ）は制御回路１８の出力、（ｄ）は
ＶＣＸＯ３の出力信号の周波数を固定した場合の可変分
周回路７の出力、（ｅ）はＶＣＸＯ３の出力信号の周波
数変化、（ｆ）は出力される内部基準クロックの周波数
変化を示している。外部制御信号の周波数が一定である
区間Ｉにおいても、ジッタ等のためにコンパレータ６は
Ａ）Ｂ　、　Ａ＝Ｂ　、　Ａ（Ｂの各出力をランダムに
発生し、制御回路１８に入力している。

制御回路１８はＤ−ＦＦ１３〜１５とアンド回路１６゜
１７とによって、Ａ）Ｂ側出力、あるいはＡ＜Ｂ側出力
が３周期連続してコンパレータ６よυ入力された場合に
のみ、アンド回路１０あるいは１１を開き、Ａ＝Ｂ側出
力出力われた場合にはアンド回路１０および１１を瞬時
に閉じる。ジッタ等によりて３周期以上、Ａ）Ｂ″ｌＩ
］ｌＩ］出力Ａ＜Ｂ側出力が現われることは極めてまれ
で第２のカウンタ５の計数値がアップ・ダウンすること
はなく、従りてこの区間Ｉにおいては、内部基準クロッ
クも（ｆ）に示すように一定値を保つ。

区間Ｉと区間■との間で（ａ）に示す如く外部制御信号
の周波数が変化した場合、コンパレータ６はＡ）Ｂ側出
力を発生し続けるため、第２のカウンタ５も３周期公達
れてアップカウントを開始する。

その結果、可変分周回路Ｔの出力は（ｄ）のようになる
はずであるが、下位ビットを受けもつカウンタ５ｂの計
数値によりてＶＣＸＯ３の周波数が（ｅ）のように変化
するため、（ｄ）に示される階段部分が補間され、可変
分周回路７から出力される内部基準クロックの周波数は
、（ｆ）に示す如く区間■において外部制御信号に追従
して連続的に変化する。その後の区間■においては、区
間■の場合と同様な動作とな９、ジッタ等による内部基
準クロックの周波数変動は抑制される。

なお、上記実施例では、電圧制御形可変周波数発振器に
ｖｃｘｏを用いた場合について示したが、電気的に周波
数を制御できる発振器であれば他の種類の電圧制御形可
変周波数発振器を用いてもよい。

また、コンパレータ６のＡ＞Ｂ　、Ａ＜Ｂ出力の平均化
に３段接続のＤ−ＦＦによる制御回路を用いた場合につ
いて示したが、第１のカウンタの値の変化幅よ）十分小
いものであれば、他の形式の制御回路であってもよく、
上記実施例と同様の効果を奏する。

〔発明の効果〕

以上の様にこの発明によれば、ｖＣＸＯの出力の分周に
よる階段状の変化の間をｖｃｘｏの周波数を変化させて
補間し、コンパレータの出力を制御回路によって平均化
して第２のカウンタのアップ・ダウンを制御するように
構成したので、外部制御信号に対してなめらかに追従し
、さらに外部制御信号のジッタ等に影響されにくい内部
基準クロックが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による外部同期装置を示す
ブロック図、第２図はその動作を説明するタイムチャー
ト、第３図は従来の外部同期回路を示すブロック図、第
４図はその動作を示すタイムチャートである。 ３は電圧制御形周波数可変発振器（ｖｃｘｏ　）、４は
第１のカウンタ、５は第２のカウンタ、６はコンパレー
タ、Ｔは可変分周回路、１２はＤ／Ａ変換器、１８は制
御回路。 なお、図中、同一符号は同一　又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 制御電圧によって出力信号の周波数が変化する電圧制御
   形周波数可変発振器と、前記電圧制御形周波数可変発振
   器の出力信号を与えられた分周比に基づいて可変分周し
   、内部基準クロックを発生する可変分周回路と、前記電
   圧制御形周波数可変発振器の出力信号を利用して外部よ
   り入力される外部制御信号の周波数を計数する第１のカ
   ウンタと、所定のクロックでアップ・ダウンし、その上
   位ビットの計数値で前記可変分周回路の分周比を制御す
   る第２のカウンタと、前記の第２の下位ビットの計数値
   に基づいて前記電圧制御形周波数可変発振器の制御電圧
   を生成するディジタル・アナログ変換器と、前記第１の
   カウンタと第２のカウンタの計数値を比較するコンパレ
   ータと、前記コンパレータの出力を平均化して前記第２
   のカウンタのアップ・ダウンの制御を行う制御回路とを
   備えた外部同期回路。