JPH022521A - アクティブマトリクス基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は液晶等と組み合わせてアクティブマトリクス型
表示装置を構成するためのアクティブマトリクス基板に
関する。

（従来の技術） 近年、液晶表示装置等のパネル型表示装置において、薄
膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓ
ｔｏｒ；以下、　ＴＰＴと略称する）を絵素の駆動素子
としたアクティブマトリクス基板が広汎に使用されてい
る。このようなアクティブマトリクス基板では。

第２０図〜第２２図に示すように、絶縁性ガラス基板２
１０上に多数の絵素電極２００がマトリクス状に配設さ
れている。各絵素電極２００に記入されている信号へｉ
ｎは、その絵素電極がｍ行ｎ列のものであることを示し
ている。各絵素電極２００に隣接してＴＦＴ２０１が設
けられており、　ＴＰＴ２０１のドレイン電極２０２が
絵素電極２００に接続されている。絵素電極２００に信
号を供給するために、多数の走査線２０５が並行して配
線されており、走査線２０５と交差して多数の信号線２
０６が並行して配線されている。

走査線２０５及び信号線２０６には、各ＴＦＴ２０１の
ゲート電極２０３及びソース電極２０４がそれぞれ接続
されている。走査線２０５と信号線２０６とは各交差部
において電気的に絶縁されている。以下では走査線２０
５及び信号線２０６をそれぞれゲートパスライン及びソ
ースパスラインと称する。

第２１図及び第２２図に示す従来のアクティブマトリク
ス基板の製造プロセスを説明する。絶縁性ガラス基板２
１０上にタンタル（以下、　Ｔａと称する）製のゲート
パスライン２０５を形成する。次に、窒化シリコン（以
下、　ＳｉＮ、と称する）を堆積させ。

ゲート絶縁膜２１１とする。ゲート絶縁膜２１１上に真
性アモルファスシリコン（以下、　ａ−３ｉ（ｉ）　ト
称する）を堆積させ、パターン化して半導体層２１２を
形成する。半導体層２１２上にＳｉＮ、を堆積させ。

パターン化してエツチングストッパ層２１３を形成する
。この上に　、＋型アモルファスシリコン（以下、　ａ
−３ｉ　（ｎ”）と称する）　ｌ’１２１４を積層しパ
ターン化する。次にチタン（以下、　Ｔｉと称する）を
堆積させた後パターン化して、ソースパスライン２０６
及びドレイン電極２０２を形成する。ソースパスライン
２０６の支線の端部がソース電極２０４になる。

最後にＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）を
堆積させ、パターン化して絵素電極２００を形成する。

ゲートパスライン２０５とソースパスライン２０６との
交差部では＋　ａ−Ｓｉ（ｉ）　／ａ−５ｉ（ｎ”）層
２１５及び５ｉＮＸ製のエツチングストッパ１２１６が
ゲートパスライン２０５とソースパスライン２０６との
間に介設されている。

（発明が解決しようとする課題） このようなアクティブマトリクス基板を用いた表示装置
においては、ゲートパスライン２０５やソースパスライ
ン２０６の断線若しくはそれらの間での線間リーク、　
ＴＦＴ２０１の動作不良等に起因する欠陥が問題となる
。ゲートハスライン２０５やソースパスライン２０６の
断線が生じた場合には線状欠陥が発生し、またＴＰＴ２
０１の動作不良によって絵素欠陥が発生する。このよう
な欠陥によって１表示装置の表示品位が大幅に低下する
。

従来はこのような問題に対して製造プロセス上での対策
がなされてきたが、欠陥の発生を充分に抑制することは
困難であった。

本発明はこのような現状に鑑みてなされたちのであり、
その目的とするところは、アクティブマトリクス基板を
用いた表示装置におけるＴＰＴの動作不良による欠陥の
発生を充分に抑制することができ、製造歩留りに優れた
アクティブマトリクス基板を提供することにある。

（課題を解決するための手段） 本発明のアクティブマトリクス基板は、絶縁性基板と、
該絶縁性基板上にマトリクス状に配設された絵素電極と
、該絶縁性基板上に配設された複数の信号線とを備えた
アクティブマトリクス基板であって、各絵素電極近傍に
少な（とも２個の薄膜トランジスタが配設されており、
該少なくとも２個の薄膜トランジスタが該絵素電極と該
信号線のいずれかとの間に並列に接続されており、その
ことによって上記目的が達成される。

さらに本発明のアクティブマトリクス基板は。

前記薄膜トランジスタのゲート絶縁膜が積層された少な
くとも２個の層を有していてもよく、そのことによって
上記目的が達成される。

（実施例） 以下に本発明を実施例について説明する。

第１図に本発明一実施例の要部を示す、−隅部に切欠を
有する概略四辺形の絵素電極１　（ＩＴＯ製）の−辺に
隣接して２個のＴＰＴ２．３が配設されている。ＴＰＴ
２．３は、ドレイン電極４．５によって絵素電極１に接
続されている。また、　ＴＰＴ２．３のソース電極６．
７はソースハスライン８に接続されている。このように
、　ＴＰＴ２．３は絵素電極１とソースパスライン８と
の間に並列に接続されている。

従って、　ＴＰＴ２．３の内の少なくとも一方が正常に
動作すれば充分である。ＴＰＴ２．３は、ゲートハスラ
イン９からソースパスライン８に平行に延設されたＴＰ
Ｔ接続用リードゲートライン１０上に形成されており、
　ＴＰＴ接続用リードゲートライン１０のＴＰＴ２゜３
直下の部分がゲート電極となっている。ソース電極６．
７やドレイン電極４．５の断線等によってＴＰＴ２．３
の両方に動作不良が生じる危険性を小さくするために、
　ＴＰＴ２及び３の間隔は極力大きくとられている。ま
た、　ＴＰＴ２及び３のゲート絶縁膜は、後述するよう
に、　ＴａｚＯｓ膜と５ｉＮＸ層が積層された２層構造
を有している。

Ｔａ製のゲートハスライン９には、ソースパスライン８
との交差部以外で５本線１１に対してバイパスライン１
２が設けられている。バイパスライン１２を設けること
によって、　Ｔａが剥離して断線が生じる危険性が小さ
くなっている。また、バイパスライン１２を設けること
によって、ゲートパスライン９の実効的な線幅が増大し
、抵抗が減少する効果が得られる。ゲートパスライン９
のハツチングを施した部分には１ゲートパスライン９上
に層設されているＴａｚ０５膜およびＳｉＮ、層の上に
、ソースパスライン材料のＴｉの膜がソースパスライン
８の形成時に積層され、二重配線されている。このＴｉ
膜はＴａｚＯｓ膜および５ｉＮＸ層に穿設されたスルー
ホール１３を介してゲートパスライン９に接続されてい
る。この二重配線は、ゲートパスライン９の断線の防止
と抵抗の低減に有効に働く。上述したように、バイパス
ライン１２はゲートパスライン９とソースパスライン８
との交差部においては設けられていない。これは交差の
数が増すことによる両パスライン間での線間リークの可
能性の増大や浮遊容量の増加を避けるためである。

Ｔｉ製のソースパスライン８には、ゲートパスライン９
との交差部においてバイパスライン１４が設けられてい
る。ソースパスライン８がゲートパスライン９を乗り越
える交差部では、ソースパスライン材料のＴｉが剥離し
、断線が生じる危険性が高いが、バイパスライン１４に
よってこの危険性が小さくなっている。交差部において
、ゲートパスライン９との間にはａ−Ｓｉ　（ｉ）層、
　ＳｉＮ、製のエツチングストッパ層１６およびａ−５
ｉ（ｎ”）層１５の積層構造が交差部毎に独立に介設さ
れている。これらの層によってソースハスライン８とゲ
ートパスライン９とが電気的に絶縁されている。ソース
ハスライン８のハツチングを施した部分では、断線防止
と抵抗の低減を目的として、ゲートパスライン材料であ
るＴａとの二重配線がなされている。すなわち。

この部分では、ゲートパスライン９の形成時にゲートハ
スライン材料のＴａのパターンが形成されており、その
上に５ｉＮＸ層が層設され、　５ｉＮＸ層上にソースパ
スライン８が形成されている。ソースハスライン材料の
Ｔｉとゲートハスライン材料のＴａとは。

両者の間に介設されている５ｉＮＸ層に穿設されたスル
ーホール１７を介して接続されている。ソースパスライ
ン８全体及びゲートパスライン９の二重配線部分にはさ
らに、補強のために絵素電極材料のＩＴＯが堆積させら
れている。

このように本実施例においては、各絵素電極１について
２個のＴＰＴ２．３が設けられるとともに。

ゲートハスライン９及びソースハスライン８にも冗長性
をもたせることによって、信頼性が高められている。

次に本実施例のアクティブマトリクス基板の構造の詳細
についての理解のために、該基板の製造プロセスを説明
する。

（１）第８図に示すように、透明な絶縁性ガラス基板２
０上にＴａ膜２１を膜厚が３０００人になるように蒸着
する。

（２）ホトリソグラフィ法によってＴａ膜２１を加工し
。

第２図及び第９図に示すように、ゲートパスライン９．
ＴＰＴ接続用リードゲートライン１０．及びソースパス
ラインの二重配線部分２２を形成する。ＴＦＴ接続用リ
ーすゲー　トライン１０の一部は２個のゲート電極２３
．２４とされている。

（３）第１０図に示すように、ゲートパスライン材料Ｔ
ａの表面を陽極酸化法によって酸化し、　ＴａｚＯｓ膜
２５を膜厚５る。ただし二重配線部分２２はゲートパス
ライン９とは分離しているため酸化されない。

ＴａｚＯｓ膜２５の膜厚５３０００人である。

（４）プラズマＣＶＯ法により＋　５ｉＮＪ２６．　ａ
−３ｉ　（ｉ）層２７．及び５ｉＮＸ層２８を順次成長
させる（第１１図）。

各層の厚さはそれぞれ３０００人、　３００人、及び１
０００人である。ＳｉＮ、ＪＥ！２６は、　　ＴａｚＯ
ｓ膜２５と膜厚５ＰＴのゲート絶縁膜を構成する。

（５）第３図及び第１２図に示すように、ホトリソグラ
フィ法によって、　ＳｉＮｘ層２８を加工し、ゲート電
極２３．２４上のエツチングストッパ層２９及び後に形
成されるソースハスラインとゲートパスライン９との交
差部のエツチングストッパ層１６を形成する。

（６）第１３図に示すように、プラズマＣＶＤ法によっ
てａ−５ｉ　（ｎ”）層３０を層厚が１０００人になる
まで成長させる。

（７）第４図及び第１４図に示すように、ホトリソグラ
フィ法により、　ａ−３ｉ（ｎ”）層３０およびａ−３
ｔ（ｉ）　Ｎ２７を加工し、ゲート電極２３．２４上の
部分３１及びゲートパスライン９とソースパスラインと
の交差部分１５以外を除去する。

（８）第５図及び第１５図に示すように、二重配線を行
った時に上下の配線の接続をとるために、スルーホール
１３．１７を５ｉＮＸ層２６及びＴａｚＯｓ膜２５に膜
設５る。スルーホール１３．１７は、ホトリソグラフィ
プロセスでの開口不良に備えて、１箇所に２個ずつ穿設
される。

（９）ソースパスライン材料であるＴｉをスパッタリン
グ法によって堆積させＴｉ膜３２を形成する（第１６図
）。Ｔｉ膜３２はスルーホール１３．１７を介してＴａ
の膜に接続されている。

０ω第６図及び第１７図に示すように、ホトリソグラフ
ィ法によってＴｉ膜３２を加工し、ソースハスライン８
．ソースハスライン８に接続されたソース電極６，７．
ドレイン電極４，５及びゲートパスライン９の二重配線
部分３３を形成する。この時。

ＴＰＴの部分におけるＴｉ膜３２下のａ−Ｓｉ　（ｎ”
）層３１もエツチングによって加工され、ソース電極側
とドレイン電極側に分割される。このエツチングはエツ
チングストッパ層２９で停止する。

（１１）第１８図に示すように、絵素電極材料であるＩ
ＴＯをスパッタリングによって全面に堆積させ、膜厚ｌ
０００人のＩＴＯ膜３４を形成する。

０２）第７図及び第１９図に示すように、ホトリソグラ
フィ法によってＩＴＯ膜３４のパターニングを行って絵
素電極１を形成する。Ｔｉのパターンを補強するためｉ
ＴＯ＋模３４は絵素電極１以外においても。

Ｔｉのパターン（第６図参照）と同一のパターンに加工
される。

（発明の効果） 本発明のアクティブマトリクス基板においては各絵素電
極について信号線との間に並列に接続された２個のＴＰ
Ｔが設けられているため、２個のＴＰＴの内の少なくと
も１個が正常に動作すれば絵素電極には正しく信号が供
給される。従って本発明のアクティブマトリクス基板を
用いた液晶表示装置等の表示装置でのＴＰＴの動作不良
に起因する欠陥の発生を充分に抑制することができる。

このようなアクティブマトリクス基板は製造歩留りに優
れており、また、それを用いた表示装置の製造歩留りに
顕著な改善がもたらされる。

さらに　ＴＰＴのゲート絶縁膜を２層構造とすることに
より、　ＴＰＴのゲート−ソース間及びゲート−ドレイ
ン間の短絡の可能性を非常に小さいものとすることがで
きる。従って、（ｌ！ｉＩ々のＴＦＴの信頼性が非常に
高いアクティブマトリクス基板が実現できる。

１−」旧１９簡１ｊＳ【肌 第１図は本発明アクティブマトリクス基板の一実施例の
要部平面図、第２図〜第７図はその実施例の製造プロセ
スを示す要部平面図、第８図〜第１９図はその製造プロ
セスの各段階における第１図のＡ−Ａ線に沿う断面図で
あり、そのうち第９図。

第１２図、第１４図、第１５図、第１７図及び第１９図
はそれぞれ第２図のＢ−Ｅ線、第３図のＣ−Ｇ線。

第４図のＤ−Ｄ線、第５図のＥ−Ｅ線、第６図のＦ−Ｆ
線および第７図のＧ−Ｇ線に沿う断面図第２０図は従来
のアクティブマトリクス基板の一例の模式的な平面図、
第２１図は従来のアクティブマトリクス基板の一例の要
部平面図、第２２図は第２１図のＨ−Ｈ線に沿う断面図
である。

１・・・絵素電極、２，３・・・ＴＦＴ、　　４．　５
・・・ドレインＴｉ極、６．７・・・ソース電極、８・
・・ソースハスライン、９・・・ゲートパスライン、　
２３．２４・・・ゲート電極、２５’−・ＴａｚＯ５膜
（ゲート絶縁膜）　、　２６−３ｉＮＸ層（ゲート絶縁
膜）。

以　　」二

Claims (1)

1. 【特許請求の範囲】 １、絶縁性基板と、該絶縁性基板上にマトリクス状に配
   設された絵素電極と、該絶縁性基板上に配設された複数
   の信号線とを備えたアクティブマトリクス基板であって
   、 各絵素電極近傍に少なくとも２個の薄膜トランジスタが
   配設されており、該少なくとも２個の薄膜トランジスタ
   が該絵素電極と該信号線のいずれかとの間に並列に接続
   されているアクティブマトリクス基板。 ２、前記薄膜トランジスタのゲート絶縁膜が積層された
   少なくとも２個の層を有している請求項１に記載のアク
   ティブマトリクス基板。