JPH02253179A - メモリ検査回路 - Google Patents

メモリ検査回路

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JPH02253179A
JPH02253179A JP2044669A JP4466990A JPH02253179A JP H02253179 A JPH02253179 A JP H02253179A JP 2044669 A JP2044669 A JP 2044669A JP 4466990 A JP4466990 A JP 4466990A JP H02253179 A JPH02253179 A JP H02253179A
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アラン・ロイド・シルバート
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines

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  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、埋め込み形メモリ回路の完全性を決定するた
めの検査回路に関し、そしてさらに詳細には、そのよう
なメモリ回路のデータ・パスとシリアルにインターフェ
ースする検査回路に関する。
本発明を要約すれば、分離された入力及び出力線とタン
デム形アドレス指定を有する少なくとも一つのメモリ・
ユニットから形成された埋め込み＝１５ 形メモリ回路のデータ・パスとシリアルにインターフェ
ースする検査回路である。検査装置の一部は、メモリ回
路と同一のチップにおいて埋め込まれるようになってい
る一連の２人カマルチプレクサー・ユニットである。マ
ルチプレクサ−・ユニットの出力は、メモリ回路のデー
タ入力線のそれぞれに連結される。第１ビット位置を除
いて、各マルチプレクサ−・ユニットの第１入力は、メ
モリ回路における隣接ビット位置のデータ出力線に連結
されるために適合される。マルチプレクサ−・ユニット
の第２入力は、チップのデータ・パスに連結されるよう
になっている。検査回路のさらに他の部分は、第１ビッ
ト位置においてマルチプレクサ−・ユニットの第１入力
と、最終ビット位置においてデータ出力線とに連結され
るようになっている有限状態機械（ｌｉｎｉｔｅ　５ｔ
ａｔｅ　ｍａｃｈｉｎｅ）である。検査中、有限状態機
械は、第１入力を連結するためにマルチプレクサ−・ユ
ニットを作動させ、そして各アドレスに対して、一連の
検査ビットを出力し、一連の読み出し及び書き込み動作
によりアドレス指定ワードを通してそれらのビットをシ
フトし、そしてそのアドレスにおけるメモリ回路の欠陥
に対して、アドレス指定ワードの通過の後、それらのビ
ットを検査する。有限状態機械は、メモリ回路と同一チ
ップに埋め込まれるが、又は埋め込まれない。
従来の技術及び発明か解決しようとする課題遠隔通信集
積回路に対して、一つのチップ上に多様な多重ポート・
メモリ回路を有し、しばしば、数アドレスであるが、非
常に広いデータ・パスを有することが一般的である。そ
のような場合に、検査目的のためのメモリ回路への外部
アクセスは、メモリ回路のデータ線の各々をビンに連結
する際の困難によって、複雑にされる。外部検査への付
加的な制限は、検査ハードウェアと設計自動ツールによ
って課せられ、シミュレーション又は高レベル検査発生
において、アルゴリズム的刺激を支持する能力をしばし
ば有さない。他方において、アルゴリズム的メモリ検査
を、記憶かつロードされなければならない個々のベクト
ルに展開すると、特にパターンが多重化されなければな
らないならば、検査ハードウェアの最大パターン深さを
容易に超える。これらの項目は、組み込み式自己検査（
ＢＩＳＴ）の如く検査技術を、チップ設計と製造上の展
望からより魅力的にする。
多数の技術が、並列のメモリ・ワードのビットのすべて
を読み出しかつ評価することに関与する検査メモリ回路
のために提案された。これらの技術の幾つかは、実証さ
れたＲＡＭ回路への修正を必要とし、多数の集積回路設
計環境において可能又は実際的ではない。多様な幅及び
ポート構成の多重埋め込み形ＲＡＭが、一つのチップに
おいて使用される時、そのようなスキームを適用する際
に重大な問題がある。各メモリ回路が、独自の専用検査
回路を割り当てられたならば、検査に振り向けられたチ
ップ領域は、受容できないほどに大きくなる。このため
、幾つかのＲＡＭブロックの間で検査回路を共有するこ
とが、都合が良い。また、チップの正常動作中、できる
限り検査回路の多くを代替的に使用することが、望まし
い。そのような回路の共有は、現存する検査スキームで
達成するために、極めて困難又は非効率である。
１９８４年１月にＭ、１．Ｔ、において催されたＶＬＳ
Ｉの高度研究における会議において、ヤンギャップ・ユ
　（Ｙｏｕｎｇｇａｐ　　Ｙｏｕ）とジョーンＰ、ヘイ
ズ（Ｊｏｈｎ　　Ｐ、ＨａｙｅＳ）は、「自己検査動的
ＲＡＭチップ」と題する論文を提出した。論文は、記憶
サブアレイを検査するために循環シフト・レジスターの
使用を含むＢＩＳＴシステムに関する。特別の設計が、
修正されたセンス増幅器を使用するシフト動作に対して
包含される。書き込み動作によって従われる読み出し動
作は、記憶サブアレイにおける隣接メモリ・セルの間の
検査ビットを転送するために使用される。この論文にお
いて記載された検査回路を使用するために、最も実証さ
れたＲＡＭセル設計は、修正を必要とする。この不都合
を克服することが、本発明の検査回路の一つの目的であ
る。本発明の検査回路は、少量の付加回路のみが、チッ
プ・レイアウトに追加されることを必要とする。
少数の線のみが、検査コントローラを連結するために必
要とされ、その結果それは、幾つかのメモリ回路によっ
て共有される。発明の検査回路のいっそうの利点は、高
い故障対象範囲の検査アルゴリズムとの両立性である。
課題を解決するための手段 本発明は、チップにおいて埋め込まれるようになってい
る少なくとも一つのランダム・アクセス・メモリ回路を
検査することができるメモリ検査回路である。２つの形
式のメモリ検査回路が、記載される。
本発明の第１形式において、少なくとも一つのメモリ回
路が、″Ｎ′データ入力線と‘Ｎ’データ出力線の集合
体を有するとして記載される。検査中、少なくとも一つ
のメモリ回路の各メモリ回路は、同一の′Ｍ’アドレス
線と′　Ｐ’読み出し／書き込み制御線とを共有する。
本発明の第１形式における検査回路は、有限状態機械手
段と、第１マルチプレクサー・アセンブリと、アドレス
指定アセンブリき、読み出し／書き込み制御アセンブリ
とを具備する。
有限状態機械手段は、少なくとも一つのメモリ回路を検
査するために、一連の状態を順序付けるようになってい
る。第１マルチプレクサー・アセンブリは、チップにお
いて埋め込まれるようになっており、そして一連の‘Ｎ
’個の第１入力と、連の‘Ｎ’個の第２入力とを有する
。との一連の入力が、第１マルチグレクサー・アセンブ
リの連の‘Ｎ’出力に連結されるかの選択は、有限状態
機械手段における検査制御線の状態によって決定される
。第１マルチプレクサー・アセンブリ出力の各々は、少
なくとも一つのメモリ回路のデータ入力線のそれぞれに
連結されるために適合される。少なくとも一つのメモリ
回路においてデータ入力線′　２′〜‘Ｎ’と連結され
るために適合された第１マルチプレクサー・アセンブリ
における第１入力は、少なくとも一つのメモリ回路にお
いて、それぞれデータ出力線′　ｌ′〜″Ｎ−‘１’に
連結されるために適合される。少なくとも一つのメモリ
回路においてデータ入力線′　Ｉ′と連結されるために
適合された第１マルチプレクサー・アセンブリにおける
第１入力は、有限状態機械手段におけるデータ出力ポー
トに連結される。少なくとも一つのメモリ回路における
データ出力線‘Ｎ’は、有限状態機械手段におけるデー
タ入力ポートに連結されるために適合される。第１マル
チプレクサー・アセンブリにおける一連の第２入力と、
少なくとも一つのメモリ回路におけるデータ出力線は、
少なくとも一つのメモリ回路の非検査動作に対して、チ
ップにおけるデータ・バスに連結されるために適合され
る。
アドレス指定アセンブリは、一連の′Ｍ’出力を有し、
各々は、少なくとも一つのメモリ回路の′Ｍ’アドレス
線のそれぞれに連結される。アドレス指定アセンブリは
、有限状態機械手段に連結されるために適合された一連
の第１入力を有し、そしてチップにおけるバスに連結さ
れるために適合された一連の第２入力を有する。検査制
御線は、アドレス指定アセンブリに連結され、そして検
査制御線の状態は、アドレス指定アセンブリの一連の第
１入力又は一連の第２入力のいづれが、アドレス指定ア
センブリの′Ｍ’出力の状態を決定するかを決定する。
読み出し／書き込み制御アセンブリは、一連の″Ｐ’出
力を有し、各々は、少なくとも一つのランダム・アクセ
ス・メモリ回路における′Ｐ’読み出し／書き込み制御
線のそれぞれに連結される。読み出し／書き込み制御ア
センブリは、有限状態機械手段に連結されるために適合
された一連の第１入力を有し、そしてチップにおける読
み出し／書き込み制御バスに連結されるために適合され
た一連の第２入力を有する。検査制御線は、読み出し／
書き込み制御アセンブリに連結され、そして検査制御線
の状態は、読み出し／書き込み制御アセンブリの一連の
第１入力又は一連の第２入力のいづれが、読み出し／書
き込み制御アセンブリの″Ｐ’出力の状態を決定するか
を決定する。
メモリ回路を検査する目的のために、有限状態機械手段
は、第１マルチプレクサー・アセンブリにおけるＮ′個
の第１入力が、アセンブリにおける出力であり、かつア
ドレス指定及び読み出し／書き込み制御アセンブリにお
ける第１入力の状態が、それらのアセンブリにおける’
　Ｍ＋Ｐ’　出力の状態を決定する如く、検査制御線を
作動させる。そのような作動中、有限状態機械手段は、
可能アドレスの各々を少なくとも一つのメモリ回路に適
用し、そして各アドレスの適用中、検査ビットをデータ
出力ポートに適用する段階を繰り返して実行し、読み出
し動作と書き込み動作を実行する。３つの段階は、有限
状態機械が、少なくとも一つのメモリ回路が欠陥である
かをデータ入力ポートにおいて受信された検査ビットか
ら決定するために十分な回数だけ、各アドレスにおいて
繰り返される。
本発明の第２形式は、第１形式とは異なり、埋め込まれ
たメモリ回路の各々が、互いに長さが異なり、そして付
加的な部品が、その差を処理するために必要とされる。
また、発明の第１形式における如く、検査ビットが一つ
のメモリ回路から別のメモリ回路に移動する如く、一連
のメモリ回路のすべてを通して検査ビットを送信する代
わりに、発明の第２形式における有限状態機械は、メモ
リ回路の各々を選択し、かつ選択されたメモリ回路のみ
を通して検査ビットを送信することができる。
これは、多重化配置を用いて達成され、この場合有限状
態機械手段は、メモリ回路選択手段を作動させ、その出
力は、有限状態機械入力選択手段と、アドレス指定アセ
ンブリと有限状態機械手段とに信号を発する。有限状態
機械入力選択手段により、メモリ回路選択手段は、どの
メモリ回路が、最終位置データ出力線を有限状態機械手
段のデータ入力ポートに連結されるかを制御する。メモ
リ回路選択手段はまた、特定メモリ回路のサイズに関す
る信号を、アドレス指定アセンブリと有限状態機械手段
とに送信する。有限状態機械手段のデータ入力及び出力
ポートは、特定メモリ回路に連結されるが、メモリ回路
の可能アドレスの各々が適用され、そしてそれらのアド
レスの各々において、一連の読み出し及び書き込み動作
が、発明の第１形式における各アドレスにおいて実行さ
れた動作に類似して実行される。
アドレス指定アセンブリは、カウンター手段を具備する
。代替的に、アドレス指定アセンブリは、カウンター手
段と第２マルチプレクサー・アセンブリを具備する。後
者の形式において、アドレス指定アセンブリにおける一
連の第１入力は、カウンター手段における入力である。
アドレス指定アセンブリにおける一連の出力は、第２マ
ルチプレクサー・アセンブリにおける出力である。カウ
ンター手段からの一連の出力は、第２マルチプレクサー
・アセンブリにおける一連の第１入力のそれぞれに連結
される。アドレス指定アセンブリにおける一連の第２入
力は、チップにおけるアドレス・バスに連結されるため
に適合された第２マルチプレクサー・アセンブリにおけ
る一連の第２入力である。検査制御線は、第２マルチプ
レクサー・アセンブリに連結され、そして制御線の状態
は、第２マルチプレクサー・アセンブリにおける一連の
第１及び第２入力のいづれが、少なくとも一つのメモリ
回路におけるアドレス線に連結されるかを決定する。
読み出し／書き込み制御アセンブリは、タイミング発生
器手段と、第３マルチプレクザー・アセンブリとを具備
する。読み出し／書き込み制御アセンブリにおける一連
の第１入力は、タイミング発生器手段における入力であ
る。読み出し／書き込み制御アセンブリにおける一連の
″　Ｐ″出力、第３マルチプレクサー・アセンブリにお
ける出力である。タイミング発生器手段は、″　Ｐ’比
出力有し、各々は、第３マルチプレクザー・アセンブリ
における一連の第１入力のそれぞれに連結される。読み
出し／書き込み制御手段における一連の第２入力は、第
３マルチプレクサー・アセンブリにおける一連の’Ｐ’
個の第２入力である。検査制御線は、第３マルチプレク
サー・アセンブリに連結され、そして制御線の状態は、
第３マルチプレクサー・アセンブリにおける一連の第１
及び第２入力のいづれが、少なくとも一つのメモリ回路
における″　Ｐ’個のアドレス線に連結されるかを決定
する。
第２及び第３マルチプレクサー・アセンブリは、同一チ
ップに埋め込まれるために適合され、この場合少なくと
も一つのメモリ回路が、埋め込まれるために適合される
。代替的に、アドレス指定及び読み出し／書き込み制御
アセンブリの全体が、チップにおいて埋め込まれるため
に適合される。
有限状態機械手段がまた、チップに埋め込まれる。
実施例 発明のメモリ検査回路が、今、添付の図面を使用して、
好ましい実施態様によりさらに記載される。
第１図の動的ＲＡＭ回路は、ニーとヘイズの論文に記載
される。その回路は、一連のシフト動作を実行し、アド
レス指定メモリ行の内容を右に移動させる。各シフト動
作は、リフレッシュ・タイマー（図示されていない）に
よって開始される。
セルの行の一つは、リフレッシュ・カウンター（図示さ
れていない）における行アドレスによって選択された行
線２０を起動させることにより読み出され、シフト制御
線２１は、アクティブ（高）状態ニある。センス増幅器
２２が、ビット線２３を感知した後、シフト制御線２１
は、低状態に変化し、隣接するセルに連結されたビット
線２３にデータ・ビットを送信する。それからシフトさ
れたデータ・ビットは、同一行線を起動することにより
、隣接セルに書き込まれる。１ビツトのシフト中に従っ
たパスは、第１図に示される。
本発明の検査回路は、ラッチ出力を有する埋め込み形Ｒ
ＡＭ回路と、分離入力及び出力データ線と、アドレス線
と、読み出し／書き込み制御線（読み出しと書き込みは
、多分、単一線の２つの状態である）とを保持するチッ
プにおいて使用されることを意図される。そのような配
置は、埋め込み形ＲＡＭ回路のだめの標準構成を表現し
、そして確立された設計は、発明の検査回路を利用する
ために、修正を必要としない。
記載されるシリアル検査技術は、ＲＡＭ回路を分散され
たシフト・レジスターに変換する。各シフト・レジスタ
ーは、マスター・セクションとスレーブ・セクションと
を有すると考えられる。スレープ・セクションは、ＲＥ
ＡＤストローブによって計時される出力ラッチである。
各出力ラッチは、特定ビット線に連結されたメモリ・セ
ルのすべての間で共有される。各メモリ・セルは、ＲＥ
ＡＤ動作又はＷＲＩＴＥ動作中アクセスされた時、マス
ター・セクションを構成する。
第２図の破線内に、実証された設計のＲＡＭ回路２５が
示され、アドレス線と、分離読み出し及び書き込み線と
、分離入力及び出力データ線とを有する。ＲＡＭ回路２
５内に、一連のアドレス線２６と、書き込み制御線２７
と、読み出し制御線２８と、一連のデータ入力線２９と
、一連のデータ出力線３０とが連結される。書き込み制
御線２７が作動される時、データは、データ入力線２９
から、アドレス線２６によってアドレス指定されたＲＡ
Ｍ回路２５のワード線におけるメモリ・セルのグループ
に移動する。同様に、読み出し制御線２８が作動される
時、アドレス線２６によってアドレス指定されたＲＡＭ
回路２５のメモリ・セルのグループにおけるデータが、
データ出力線３０に移動する。一つ以上のＲＡＭ回路に
インターフェースするために適合された発明の検査回路
は、一連の２入力マルチプレクサー・ユニット３１とＴ
ＥＳＴＯＮ制御線３２とを含み、２セツトの入力のどれ
が、マルチプレクサ−・ユニット３１を通過されるかを
決定する。第２図の’　５ＥＲＩＡＬ　　ＩＮ’　と指
定された第１入力を除いて、各対のマルチプレクサ−入
力の第１入力３３は、隣接ビット位置のデータ出力線に
連結される。各対のマルチプレクサ−入力の第２入力３
４は、メモリ回路２５が埋め込まれたチップにおけるデ
ータ・バスに連結される。
完全検査回路の第１実施態様が、第３図に示される。Ｒ
ＡＭ回路２５は、′　ｃ′データ入力線とＣ′データ出
力線とを有する。マルチプレクサ−・ユニット３１の第
１入力３３に連結されたデータ出力線３０の数は、この
ため’ｃ−１’　である。他の第１入力３３、即ち、第
２図の’　５ＥＲＩＡＬ　　ＩＮ″は、ＦＳＭ（有限状
態機械）コントローラ３８における’５ＥＲＩＡＬ　　
ＤＡＴＡＯＵＴ’に連結される。第２図の’　５ＥＲＩ
ＡＬ　　ＯＵＴ’　に連結されたデータ出力線３０は、
ＦＳＭコントローラ３８における’　　５ＥＲＩＡＬＤ
ＡＴＡ　　ＩＮ’　に連結される。ＦＳＭコントローラ
３８は、ＣＬＯＣＫ入力と、検査イネーブル入力ＴＥＳ
ＴＭＯＤＥと、検査成功表示器出力Ｇｏと、検査完了表
示器出力ＤＯＮＥとを有する。
これらの４つの制御信号は、主チップ・コントローラ（
図示されていない）とインターフェースする。第３図に
示された如く、ＦＳＭコントローラ３８は、アドレスを
生成するためのカウンター回路３９の入力と、読み出し
及び書き込み制御線を生成するためのタイミング発生器
回路４０の入力に連結される。カウンター回路３９のパ
ラレル出力は、マルチプレクサー・アセンブリ４１への
入力の第１セツトを規定する。マルチプレクサー・アセ
ンブリ４１へに入力の第２セツトは、チップのアドレス
・バスのアドレス線である。マルチプレクサー・アセン
ブリ４１の出力は、ＲＡＭ回路２５へのアドレス線２６
である。タイミング発生器回路４０の出力は、ＲＡＭ回
路２５の検査中に使用された読み出し及び書き込み制御
線である。
それらの制御線は、マルチプレクサー・アセンブリ４２
への入力の第１セツトを規定し、ＲＡＭ回路２５の非検
査動作中使用された読み出し及び書き込み制御線は、入
力の第２セツトを規定する。
マルチプレクサー・アセンブリ４２の出力は、第２図の
書き込み制御線２７と読み出し制御線２８である。一連
のマルチプレクサ−・ユニット３１に連結されたＴＥＳ
ＴＯＮ制御線３２はまた、マルチプレクサー・アセンブ
リ４１と４２に連結される。第３図の使命モード・イン
ターフェースは、検査回路が連結されない期間中、ＲＡ
Ｍ回路２５に提出されたチップにおけるインターフェー
スを参照する。
埋め込み形ＲＡＭ回路２５を保持するチップにおける主
コントローラは、ＦＳＭコントローラ３８へのＴＥＳＴ
ＭＯＤＥ入力をイネーブルすることにより、その回路の
検査を開始する。それからＦＳＭコントローラ３８は、
マルチプレクサ−・ユニット３１とマルチプレクサー・
アセンブリ４■と４２の第１入力をＲＡＭ回路２５に連
結するために必要な状態を取るＴＥＳＴＯＮ出力線３２
を起動する。ＦＳＭコンコントローラ３８次に、初期ア
ドレスをアドレス線２６に置くために、カウンター回路
３９とインターフェースする。幾つかのアルゴリズムに
対して、ＦＳＭコントローラ３８は、単に、計時された
入力をカウンター回路３９に送信し、その回路は、各計
時入力により増分する。幾つかの他のアルゴリズムはま
た、分離減分入力線がＦＳＭコンコンローラ３８とカウ
ンタ回路３９を連結することを必要とする。リセット連
結線がまた、必要とされる。初期アドレスがカウンター
回路３９によってラッチされた時、ＦＳＭコントローラ
３８は、ＲＡＭ回路２５の読み出し及び書き込み制御線
において一連の交互の読み出し及び書き込み制御信号を
生成するために、タイミング発生器回路４０を駆動する
。各書き込み制御信号の生成の前に、ＦＳＭコントロー
ラ３８は、検査ビットをシリアル・データ出ポートに置
く。これらの段階の効果は、ＦＳＭコントローラ３８が
、一連の検査ビットをシリアルに初期アドレスにおける
ＲＡＭ回路２５に挿入することであり、これにより初期
検査ビットは、ＲＡＭ回路２５におけるアドレス指定ワ
ードの一方の側から他方の側に移動する。このシフト動
作は、第４図に示され、この場合′　‘１’は、選択さ
れたアドレスにおいて４ビット幅ワードの左側に入力さ
れる。
９回の継続する動作の各々の後のワード内容が、示され
る。第２図を参照すると、’ＲＯ’　は、「シリアル出
において０を読み出す」を、′Ｗ１’は、「シリアル入
りにおいて１を書き込む」を、そしてＩ　ＸＩ　は、「
不確定」を表す。
ＦＳＭコントローラ３８は、ＲＡＭ回路２５におけるア
ドレス指定ワードの幅を知り、そして−定数の読み出し
及び書き込み動作の後、初期検査ビットが、ＲＡＭ回路
２５における最終ヒツト位置のデータ出力線３０と、こ
うしてコントローラ３８のシリアル・データ入ポートに
おいて出現することを期待する。検査ヒツトの各々は、
その状態がＲＡＭ回路２５の通過により変更されたかを
決定するために、検索される時、検査される。ＴＥＳＴ
ＯＮ線３２が、検査状態において維持され、アドレス線
２６におけるアドレスは、カウンター回路３９によって
変更され、そして一連の読み出し及び書き込み動作が、
繰り返される。同一プロセスは、ＲＡＭ回路２５におけ
るアドレスの各々に対して繰り返される。プロセスが繰
り返される回数と、従われなければならないアドレス・
シーケンスは、各メモリに一意的なアルゴリズムによっ
て指定される。本発明は、非常に多数のそのようなアル
ゴリズムを収容する。
第５図は、発明の検査回路の第２実施態様を示す。この
実施態様は、アドレス線と読み出し／書き込み制御線が
ＲＡＭ回路２５にインターフェースされる方法において
のみ、第１実施態様とは異なる。ＴＥＳＴＯＮ線は、カ
ウンター回路３９とタイミング発生器回路４０とに直接
に連結され、そしてそれらの回路の出力は、ＲＡＭ回路
２５に直接にインターフェースされる。’　ＴＥＳＴＯ
Ｎ線の状態は、カウンター回路３９へのリセット及びク
ロック入力が、ＦＳＭコントローラ３８からが、又はチ
ップの制御バスからかを決定し、そしてまた、タイミン
グ発生器回路４０への入力が、ＦＳＭコントローラ３８
からが、又はチップの制御バスからかを決定する。
第３図と第５図において■、■と■と指定された破線の
付いた囲いは、発明の検査回路のどの部分が、ＲＡＭ回
路２５が埋め込まれた同一チックにおいて埋め込まれる
かを示す。第３図の囲い■に関して、マルチプレクサ−
・ユニット３１と、マルチプレクサー・アセンブリ４１
と４２のみが、ＲＡＭ回路２５と同一チックにおいて包
含される。
カウンター回路３９とタイミング発生器回路４０はまた
、第３図の囲いＨによって示された如く、同一チックに
おいて閉鎖される。ＦＳＭコントローラ３８はまた、同
一チックにあり、この場合検査回路は、ｒＢＩＳＴ回路
」として適正に分類される。
第３図の囲い■に関して、メモリ回路２５が埋め込まれ
、そしてアドレス指定、制御及びデータ信号が、装置の
使命モード動作中、チップにおいて生ずる。マルチプレ
クサー・アセンブリ４１と４２は、メモリ回路２５のそ
れぞれアドレス及び制御信号へのアクセスを設けるが、
マルチプレクサ−・ユニット３１は、データ・パスとの
インターフェースを許容する。２つのビンのみが、デー
タ・パスをアクセスするために必要とされ、関連する線
は、（ｌｓｂ）と（ｍｓｂ）とマークされる。第３図の
値゛　ｃ′は、２よりも大きいことを意図され、そして
単一メモリに対して１００の大きさであり、あるいは幾
つかのメモリの（以後に議論される）デージ−・チエイ
ン配置が、検査されるならば、さらに多数である。この
配置において、アドレス線の数は、チップ境界へのそれ
らの線の経路の潜在的な高費用のために、比較的小さい
ことが仮定される。この配置は、検査領域が最小にされ
なければならない場合に、特定ユーティリティを有する
。
カウンター回路３９とタイミング発生器回路４０は、囲
い■の配置においてチップに置かれた。
条件は、囲いＩに関して記載されたものに類似するが、
アドレス線の数は、非常に多数であり、ビンへの経路を
許容しない。チップにおいて回路３９と４０を含むため
のさらに他の可能な理由は、特定検査アルゴリズムを実
現するために必要とされたアドレス・シーケンスが、自
動検査装置に対して非常に複雑及び／又は長く、回路３
９と４０と共に、ＦＳＭコントローラ３８をエミュレー
トすることができないことである。
第３図の囲い■内に示されたＢＩＳＴ配置に関して、チ
ップは、外部の介入なしに、自己メモリを検査すること
ができる。検査要求は、ＴＥＳＴＭＯＤＥビンを肯定す
ることにより行われ、そしてクロックは、検査の実行中
、自由に走行しなければならない。Ｇｏ比出力、成功検
査を指示し、そしてＤＯＮＥ出力は、検査の完了を指示
する。
この配置は、最小数のビンの使用を必要とする。
第５図の囲い■内の回路は、第３図の囲い■内の回路に
類似するが、前者の場合に、カウンター回路３９とタイ
ミング発生器回路４０は、検査及び非検査動作の両方に
対して使用される。検査回路の量は、このため縮小され
る。第３図と第５図の囲い■内の回路に関して、第５図
は、検査及び非検査モードの間の資源の共有のために、
専用化されていないＢ１３７回路を有する。
第６図と第７図は、一つのチップにむいて３つのＲＡＭ
回路を検査するための２つの異なる第１実施腹様の検査
回路を示し、ＲＡＭ回路は、ＲＡＭ１．ＲＡＭ２とＲＡ
Ｍ３と指定される。第６図において、ＲＡＭ回路は、デ
ージ−・チエイン配置において連結される。第２図にお
いて使用された表記に関して、第６図におけるＲＡＭＩ
のシリアル入データ入力線は、ＦＳＭコントローラ３８
のシリアル・データ出ポートに連結され、ＲＡＭ１のシ
リアル出データ出力線は、ＲＡＭ２のシリアル入データ
入力線に連結され、ＲＡＭ２のシリアル出データ出力線
は、ＲＡＭ３のシリアル人データ入力線に連結され、そ
してＲＡＭ３のシリアル出データ出力線は、ＦＳＭコン
トローラ３８のシリアル・データ入ポートに連結される
。カウンター回路３９とタイミング発生器回路４０は、
並列にＲＡＭＩ、ＲＡＭ２とＲＡＭ３に連結される。
ＦＳＭコントローラ３８が、ＴＥＳＴＯＮ線を作動させ
る時、同一ワード・アドレスは、３つのＲＡＭ回路の各
々のアドレス線に置かれる。３つのＲＡＭ回路は、第６
因において″　ＣＩ　　Ｉｄｌ　とｅ′　と指定された
異なるワード幅を有する。それらのＲＡＭ回路の各々は
、チップの異なるセクションに位置し、そして３つのデ
ータ・パスは、完全に分離している。ＦＳＭコントロー
ラ３８は、ＲＡＭ３からシリアル・データ人ポートにお
ける第１検査ビツトを検索する前に、シリアル・データ
出ポートから″　ｃ＋ｄ＋ｅ’検査ビットを送信する。
検査回路を共有するためのこの配置は、３つのメモリが
、一つの大メモリにあるかの如く取り扱われるために、
検査手順を簡単にする。また、検査回路は、第３図と第
５図に関して前述された如く、チップにおいてすべて埋
め込まれるわけではない。
第７図の回路は、次の方法において動作する。
初期テストモード入力変化は、ＲＡＭ選択カウンター４
４によって感知され、初期ＲＡＭ回路にそれに長さを調
整するために、カウンター回路３９に信号を送る。ＲＡ
Ｍ選択カウンター４４はまた、初期ＲＡＭ回路の最終デ
ータ出力線をＦＳＭコントローラ３８におけるシリアル
・データ人ポートに連結するために、３対ｌマルチプレ
クサ−４３に信号を送り、そして初期ＲＡＭ回路の幅に
一致させるように検査ビット出力の長さを調整するため
に、ＦＳＭコントローラ３８に信号を送る。初期ＲＡＭ
回路のアドレスのすべてが検査された後、ＦＳＭコント
ローラ３８は、ＤＯＮＥ出力の状態を変化させ、これは
、ＲＡＭ選択カウンター４４の状態を進め、それから、
次のＲＡＭ回路を検査するために適切な信号に送出する
。第７図の構成の一つの利点は、幾つかのアルゴリズム
に対するより良い診断能力と高速の実行時間である。
上記の如く、ＦＳＭコントローラ３８は、実際の検査ア
ルゴリズムを埋め込む有限状態機械である。ＲＡＭ回路
をアドレス指定するためにカウンター回路３９を使用す
ると共に、ＦＳＭコントロラ３８は、各ＲＡＭ回路にお
けるヒツト位置数をカウントするために、カウンター回
路を使用する。そのような場合に、カウンター回路３９
のカウンターは、収容される最大メモリ次元の長さであ
る必要がある。検査回路がＲＡＭ回路の間でいかに容易
に共有されるかを決定する際の重要項目は、第１に、Ｂ
ＩＳＴ回路を個々のＲＡＭ回路と相互連結するために必
要とされた付加的回路の量であり、そして第２に、例え
ば、同−又は異なる数のワードを含んだとしても、メモ
リの間の類似性である。第６図のアーキテクチャ−に対
して、ＲＡＭ回路のすべて、即ち、ＲＡＭＩ、ＲＡＭ２
とＲＡＭ３は、同一幅を有する必要はないが、同一長さ
を有さなければならない。第７図のアーキテクチャ−は
、そのような制限を有さない。
多数のアルゴリズムが、記載されたシリアル検査技術に
関連した使用のために開発された。それらのアルゴリズ
ムの各々は、公知の方法の適応である。ＳＭＡＲＣＨと
呼ばれる最も広く適用されるアルゴリズムが、記載され
る。ＳＭＡＲＣＨは、６つの段階を有するマーチ・ライ
ク・アルゴリズムである。第３図の回路を参照すると、
第１段階は、′　０′によりＲＡＭ回路２５を初期化す
る。
ＴＥＳＴＯＮ線は、カウンター回路３９と、タイミング
発生器回路４０と、前述のシリアル連結が、ＲＡＭ回路
に連結される如く、前述のマルチプレクザー配置を連結
する。それから第１アドレスが、ＲＡＭ回路２５に置か
れ、モして′　０′のストリングが、ＦＳＭコントロー
ラ３８のシリアル・データ出ボー１へからそのアドレス
にシリアルに書き込まれる。−旦ＦＳＭコントローラ３
８のシリアル・データ入ボートが、送信された′　０″
を受信し戻すならば、即ち、′　２ｃ′読み出し動作と
２ｃ’書き込み動作（′　Ｃ′はＲＡＭ回路の幅である
）の後、アドレスは、増分され、そして０′のシリアル
送信が繰り返される。ＲＡＭ回路２５のアドレスのすべ
てがこの方法においてアクセスされた後、第２段階は、
第１段階を繰り返すことに関与するが、″　‘１’が送
信される。第３段階は、第２段階を繰り返すことに関与
するが、０′が、″　ｌ′の代わりに送信される。第４
及び第５段階は、それぞれ、第２及び第４段階に同一で
あるが、メモリ・アドレスは、前方よりも後方の順序で
アクセスされる。第６段階における読み出し動作のみが
、対象であり、そして任意の値が、その段階中、ＲＡＭ
回路に書き込まれる。ＳＭＡＲＣＨを使用する動作の総
数は、’１２ｃｗの読み出し動作と’１２ｃｗ’　の書
き込み動作であり、この場合′ｗ′は、ＲＡＭ回路にお
けるアドレス指定ワードの数である。
記載された検査回路は、すでに、幾つかの製品チップに
成功的に適用された。
本発明の主なる特徴及び態様は以下のとおりである。
１、少なくとも一つのランダム・アクセス・メモリ回路
を検査することかできるメモリ検査回路であり、少なく
とも一つのランダム・アクセス・メモリ回路が、チップ
において埋め込まれるようになっており、かつ″Ｎ′デ
ータ入力線と‘Ｎ’データ出力線の集合体を有し、少な
くとも一つのメモリ回路の各メモリ回路が、検査中、同
一の′Ｍ’アドレス線とＰ’読み出し／書き込み制御線
とを共有するメモリ検査回路において、（ａ）少なくと
も一つのメモリ回路を検査するために、一連の状態を順
序付けるようになっている有限状態機械手段と、 （ｂ）チップにおいて埋め込まれるようになっており、
そして一連の‘Ｎ’個の第１入力と、一連のＩＮＮ個の
第２入力とを有する第１マルチプレクサー・アセンブリ
であり、有限状態機械手段における検査制御線の状態は
、２つの一連の‘Ｎ’入力のどちらが、第１マルチプレ
クサー・アセンブリの一連の‘Ｎ’出力に連結されるか
を決定し、第１マルチプレクサー・アセンブリ出力の各
々は、少なくとも一つのメモリ回路のデータ入力線のそ
れぞれに連結されるようになっており、少なくとも一つ
のメモリ回路においてデータ入力線′　２″〜‘Ｎ’と
連結される第１マルチプレクサー・アセンブリにおける
第１入力は、少なくとも一つのメモリ回路において、そ
れぞれデータ出力線′ｌ′〜’Ｎ−１’に連結されるよ
うになっており、少なくとも一つのメモリ回路において
データ入力線‘１’と連結される第１マルチプレクサー
・アセンブリにおける第１入力は、有限状態機械手段に
おけるデータ出力ボートに連結されるようになっており
、少なくとも一つのメモリ回路におけるデータ出力線‘
Ｎ’は、有限状態機械手段におけるデータ入力ポートに
連結されるようになっており、第１マルチプレクサー・
アセンブリにおける一連の第２入力と、少なくとも一つ
のメモリ回路におけるデータ出力線は、少なくとも一つ
のメモリ回路の非検査動作に対して、チップにおけるデ
ータ・バスに連結されるようになっている第１マルチプ
レクサー・アセンブリと、 （Ｃ）一連の′Ｍ’出力を有するアドレス指定アセンブ
リであり、それらの各々は、少なくとも一つのメモリ回
路の′Ｍ’アドレス線のそれぞれに連結され、アドレス
指定アセンブリは、有限状態機械手段に連結されるよう
になっている一連の第１入力を有し、かつチップにおけ
るバスに連結されるようになっている一連の第２入力を
有し、検査制御線は、アドレス指定アセンブリに連結さ
れ、検査制御線の状態は、アドレス指定アセンブリの一
連の第１入力又は一連の第２入力のいづれが、アドレス
指定アセンブリの″Ｍ’出力の状態を決定するかを決定
するアドレス指定アセンブリと、（ｄ）一連の′　Ｐ″
出力有する読方出し／書き込み制御アセンブリであり、
それらの各々は、少なくとも一つのランダム・アクセス
・メモリ回路におけるＰ’読み出し／書き込み制御線の
それぞれに連結され、読み出し／書き込み制御アセンブ
リは、有限状態機械手段に連結されるようになっている
一連の第１入力を有し、かつチップにおける制御バスに
連結されるようになっている一連の第２入力を有し、検
査制御線は、読み出し／書き込み制御アセンブリに連結
され、検査制御線の状態は、読み出し／書き込み制御ア
センブリの一連の第１入力又は一連の第２入力のいづれ
が、読み出し／書き込み制御アセンブリの″Ｐ’出力の
状態を決定するかを決定する読み出し／書き込み制御ア
センブリとを具備し、 これにより、少なくとも一つのメモリ回路を検査する目
的のために、有限状態機械手段は、第１マルチプレクサ
ー・アセンブリにおける‘Ｎ’個の第１入力が、アセン
ブリにおける出力であり、かつアドレス指定及び読み出
し／書き込み制御アセンブリにおける第１入力の状態が
、それらのアセンブリにおける’　Ｍ十Ｐ’　出力の状
態を決定する如く、検査制御線を作動させ、そのような
作動中、有限状態機械手段は、可能アドレスの各々を少
なくとも一つのメモリ回路に適用し、そして各アドレス
の適用中、検査ビットをデータ出力ボートに適用し、読
み出し動作を実行し、かつ書き込み動作を実行する段階
を繰り返して行い、３つの段階は、有限状態機械手段が
、少なくとも一つのメモリ回路が欠陥であるかをデータ
入力ポートにおいて受信された検査ビットから決定する
ために十分な回数だけ、各アドレスにおいて繰り返され
るメモリ検査回路。
２．少なくとも一つのランダム・アクセス・メモリ回路
を検査することができるメモリ検査回路であり、少なく
とも一つのランダム・アクセス・メモリ回路が、チップ
において埋め込まれるようになっており、ｉ番目のメモ
リ回路が、′Ｎ１’データ入力線と、’Ｎｉ’　データ
出力線と、′Ｍ、′アドレス線と、’Ｐ’読み出し／書
き込み制御線とを有するメモリ検査回路において、 （ａ）少なくとも一つのメモリ回路を検査するために、
一連の状態を順序付けるようになっている有限状態機械
手段と、 （ｂ）有限状態機械手段によって作動されるメモリ回路
選択手段と、 （ｃ）一連の入力を有する有限状態機械入力選択手段で
あり、それらの各々は、メモリ回路のそれぞれの最終デ
ータ出力線に連結されるようになっており、かつ有限状
態機械における入力ポートに連結されるようになってい
る出力を有し、メモリ回路選択手段は、有限状態機械入
力選択手段の入力のとれが出力に連結されるかを決定す
る有限状態機械入力選択手段と、 （ｄ）各メモリ回路に対するチップにおいて埋め込まれ
るようになっている第１マルヂプレクサアセンブリであ
り、１番目のメモリ回路に対する第１マルチプレクサー
・アセンブリは、一連の’Ｎｉ’個の第１入力と、一連
のＮ‘１’個の第２入力とを有し、有限状態機械手段に
おける検査制御線の状態は、２つの一連の′１’〜’Ｎ
ｉ゛入力のどちらが、第１マルチプレクサー・アセンブ
リの一連のＮ‘１’　出力に連結されるかを決定し、１
番目のメモリ回路における第１マルチプレクザー・アセ
ンブリ出力の各々は、ｉ番目のメモリ回路のデータ入力
線のそれぞれに連結されるようになっており、１番目の
メモリ回路においてデータ入力線２′〜’Ｎｉ’　と連
結される第１マルチプレクサー・アセンブリにおける第
１入力は、ｉ番目のメモリ回路において、それぞれデー
タ出力線’１’〜’１’〜’Ｎｉ−１’に連結されるよ
うになっており、メモリ回路の各々におけるデータ入力
線″　‘１’と連結可能である第１マルチプレクサー・
アセンブリにおける第１入力は、有限状態機械手段にお
けるデータ出力ボートに連結されるようになっており、
メモリ回路の各々における最終データ出力線は、有限状
態機械入力選択手段のそれぞれの入力に連結されるよう
になっており、１番目のメモリ回路の各第１マルチプレ
クサー・アセンブリにおける一連の第２入力と、１番目
のメモリ回路におけるデータ出力線は、ｉ番目のメモリ
回路の非検査動作のために、チップにおけるｉ番目のメ
モリ回路に関連したデータ・バスに連結されるようにな
っている第１マルチプレクサー・アセンブリと、（ｅ）
一連の出力を有するアドレス指定アセンブリであり、出
力数は、アドレス線の最大数を有する少なくとも一つの
メモリ回路のそのメモリ回路におけるアドレス線の数に
少なくとも等しく、アドレス指定アセンブリの′Ｍ、′
出力は、ｉ番目のメモリ回路における’Ｍ、’　アドレ
ス線のそれぞれに連結され、メモリ回路選択手段が、メ
モリ回路の各々において存在するアドレス数をアドレス
指定アセンブリに指示するために、アドレス指定アセン
ブリに連結され、アドレス指定アドレスは、有限状態機
械手段に連結されるようになっている一連の第１入力を
有し、かつチップにおけるバスに連結されるようになっ
ている一連の第２入力を有し、検査制御線は、アドレス
指定アセンブリに連結され、検査制御線の状態は、アド
レス指定アセンブリの一連の第１入力又は一連の第２入
力のいづれが、アドレス指定アセンブリの出力の状態を
決定するかを決定するアドレス指定アセンブリと、 （ｆ）一連の′　Ｐ’出力を有する読み出し／書き込み
制御アセンブリであり、それらの各々は、少なくとも一
つのメモリ回路における′　Ｐ″読み出し／書き込み制
御線のそれぞれに連結され、読み出し／書き込み制御ア
センブリは、有限状態機械手段に連結されるようになっ
ている一連の第１入力を有し、かつチップにおける制御
バスに連結されるようになっている一連の第２入力を有
し、検査制御線は、読み出し／書き込み制御アセンブリ
に連結され、検査制御線の状態は、読み出し／書き込み
制御アセンブリの一連の第１入力又は一連の第２入力の
いづれが、読み出し／書き込み制御アセンブリの′Ｐ’
出力の状態を決定するかを決定する読み出し／書き込み
制御アセンブリとを具備し、 これにより、少なくとも一つのメモリ回路を検査する目
的のために、有限状態機械手段は、各メモリ回路の第１
マルチプレクサー・アセンブリにおける第１入力が、そ
のアセンブリにおける出力であり、かつアドレス指定及
び読み出し／書き込み制御アセンブリにおける第１入力
の状態が、それらのアセンブリにおける出力の状態を決
定する如く、検査制御線を作動させ、検査制御線のその
ような各作動中、有限状態機械手段は、各メモリ回路に
対して、第１に、特定メモリ回路の最終データ出力線を
有限状態機械手段のデータ入力ポートに連結し、かつ特
定メモリ回路における情報をアドレス指定アセンブリと
有限状態機械手段とに送るためにメモリ回路選択手段を
作動させること、第２に、可能アドレスの各々を特定メ
モリ回路に適用する一次段階を行い、第３に、適用アド
レスの各々に対して、検査ビットをデータ出力ポートに
適用し、読み出し動作を実行し、かつ書き込み動作を実
行する二次段階を繰り返して行い、−次及び二次段階は
、有限状態機械手段が、少なくとも一つのメモリ回路が
欠陥であるかをデータ入力ポートにおいて受信された検
査ビットから決定するために十分な回数だけ、各アドレ
スにおいて繰り返されるメモリ検査回路。
３、アドレス指定アセンブリが、カウンター手段を具備
する上記ｌ又は２に記載のメモリ検査回路。
４、アドレス指定アセンブリが、カウンター手段と第２
マルチプレクサー・アセンブリを具備し、アドレス指定
アセンブリにおける一連の第１入力は、カウンター手段
における入力であり、アドレス指定アセンブリにおける
一連の出力は、第２マルチプレクサー・アセンブリにお
ける出力であり、カウンター手段からの一連の出力は、
第２マルチプレクサー・アセンブリにおける一連の第１
入力のそれぞれに連結され、アドレス指定アセンブリに
おける一連の第２入力は、チップにおけるアドレス・バ
スに連結されるために適合された第２マルチプレクサー
・アセンブリにおける一連の第２入力であり、検査制御
線は、第２マルチプレクサー・アセンブリに連結され、
検査制御線の状態は、第２マルチプレクサー・アセンブ
リにおける一連の第１及び第２入力のどれが、少なくと
も一つのメモリ回路におけるアドレス線に連結されるか
を決定する上記ｌ又は２に記載のメモリ検査回路。
５、読み出し／書き込み制御アセンブリが、タイミング
発生器手段と、第３マルチプレクサー・アセンブリとを
具備し、読み出し／書き込み制御アセンブリにおける一
連の第１入力は、タイミング発生器手段における入力で
あり、読み出し／書き込み制御アセンブリにおける一連
の出力は、第３マルチプレクサー・アセンブリにおける
出力であり、タイミング発生器手段からの一連の出力は
、第３マルチプレクサー・アセンブリにおける一連＝５
６ の第１入力のそれぞれに連結され、読み出し／書き込み
制御アセンブリの一連の第２入力は、チップにおける制
御バスに連結されるために適合された第３マルチプレク
サー・アセンブリにおける一連の第２入力であり、検査
制御線は、第３マルチプレクサー・アセンブリに連結さ
れ、検査制御線の状態は、第３マルチプレクサー・アセ
ンブリにおける一連の第１及び第２入力のどれが、少な
くとも一つのメモリ回路における読み出し／書き込み制
御線に連結されるかを決定する上記４に記載のメモリ検
査回路。
６、アドレス指定アセンブリと読み出し／書き込み制御
アセンブリが、同一チップにおいて埋め込まれるように
なっており、この場合少なくとも一つのランダム・アク
セス・メモリ回路が、埋め込まれるようになっている上
記ｌに記載のメモリ検査回路。
７、有限状態機械手段カウンター・ユニットがまた、同
一チップにおいて埋め込まれるようになっており、この
場合少なくとも一つのランダム・アクセス・メモリ回路
が、埋め込まれるために適合される上記６に記載のメモ
リ検査回路。
８、第２及び第３マルチプレクサー・アセンブリが、同
一チップにおいて埋め込まれるようになっており、この
場合少なくとも一つのランダム・アクセス・メモリ回路
が、埋め込まれるために適合される上記５に記載のメモ
リ検査回路。
９、少なくとも一つのランダム・アクセス・メモリ回路
を検査することができるメモリ検査回路であり、少なく
とも一つのランダム・アクセス・メモリ回路が、チップ
において埋め込まれるようになっており、かつアドレス
線と、読み出し／書き込み制御線と、分離したデータ入
力とデータ出力線とを有するメモリ検査回路において、
（ａ）少なくとも一つのメモリ回路を検査するために、
一連の状態を順序付けるようになっている有限状態機械
手段と、 （ｂ）有限状態機械手段に連結され、かつ少なくとも一
つのランダム・アクセス・メモリ回路におけるアドレス
線の数に等しい数の一連の出力線を有するカウンター手
段と、 （ｃ）有限状態機械手段に連結され、かつ少なくとも一
つのランダム・アクセス・メモリ回路における読み出し
／書き込み制御線の数に等しい数の一連の出力線を有す
るタイミング発生器手段と、（ｄ）チップにおいて埋め
込まれるようになっている一連の２入力第１マルチプレ
クザー・ユニットであり、第１マルチプレクザー・ユニ
ットの数は、少なくとも一つのメモリ回路におけるデー
タ入力線の総数に等しく、これらの入力線は各々、少な
くとも一つのメモリ回路においてアドレス指定された行
を一緒に表わす一連の連続ヒツト位置のそれぞれに関連
し、各第１マルチプレクサ−・ユニットの出力線は、少
なくとも一つのメモリ回路におけるデータ入力線のそれ
ぞれに連結されるようになっており、第１位置に関連し
た第１マルチプレクサ−・ユニットを除いて、各第１マ
ルチプレクサ−・ユニットにおける第１入力線は、少な
くとも一つのメモリ回路における連続ヒツト位置のデー
タ出力線に連結されるようになっており、第１ビット位
置に関連した第１マルチプレクサ−・ユニットにおける
第１入力線は、有限状態機械手段におけるデータ出力ポ
ートに連結されるようになっており、少なくとも一つの
メモリ回路の最終ビット位置におけるデータ出力線は、
有限状態機械手段におけるデータ入力ポートに連結され
るようになっており、各第１マルチプレクサ−・ユニッ
トにおける第２入力線は、非検査動作中、少なくとも一
つのメモリ回路にパラレル・データを送信するために、
チップにおけるデータ・バスの線のそれぞれに連結され
るようになっており、データ出力線は、非検査動作中、
少なくとも一つのメモリ回路からパラレル・データを受
信するために、データ・バスの線のそれぞれに連結され
るようになっており、有限状態機械手段は、少なくとも
一つのメモリ回路におけるデータ入力線が、第１マルチ
プレクサ−・ユニットにおける第１入力線のすべてが、
又は第２入力線のすべてかのいづれに連結されるかを選
択するために、一連の第１マルチズレクサー・ユニット
における検査制御線に連結されるようになっており一連
の２入力第１マルチプレクサ−・ユニッｉ・と、 （ｅ）チップにおいて埋め込まれるよっになっている一
連の２入力第２マルチプレクサ−・ユニットであり、第
２マルチプレクサ−・ユニットの数は、少なくとも一つ
のメモリ回路におけるアドレス線の総数に等しく、各第
２マルチプレクザー・ユニットの出力線は、アドレス線
のそれぞれに連結されるために適合され、各第２マルチ
プレクザー・ユニットの第１入力線は、カウンター手段
に連結されるようになっており、各第２マルチプレクサ
−・ユニットの第２入力線は、非検査動作中、少なくと
も一つのメモリ回路にアドレス信号を提供するように、
チップにおけるアドレス線のそれぞれに連結されるよう
になっており、検査制御線は、少なくとも一つのメモリ
回路のアドレス線が、第２マルチプレクサ−・ユニット
における第１入力線のすべてか又は第２入力線のすべて
かのいづれに連結されるかを選択するために、一連の第
２マルチプレクサ−・ユニットに連結されるようになっ
ている一連の２入力第２マルチプレクサ〜・ユニットと
、 （ｆ）チップにおいて埋め込まれるようになっている一
連の２入力第３マルチプレクサ−・ユニットであり、第
３マルチプレクサ−・ユニットの数は、少なくとも一つ
のメモリ回路における読み出し／書き込み制御線の総数
に等しく、各第３マルチプレクサ−・ユニットの出力線
は、読み出し／書き込み制御線のそれぞれに連結される
ようになっており、各第３マルチプレクサ−・ユニット
の第１入力線は、タイミング発生器手段に連結されるよ
うになっており、各第３マルチプレクサ−・ユニットの
第２入力線は、非検査動作中、少なくとも一つのメモリ
回路に読み出し／書き込み制御信号を提供するように、
チップにおける読み出し／書き込み制御線のそれぞれに
連結されるようになっており、検査制御線は、少なくと
も一つのメモリ回路の読み出し／書き込み制御線が、第
３マルチプレクサ−・ユニットにおける第１入力線のす
べてが、又は第２入力線のすべてかのいづれに連結され
るかを選択するために、一連の第３マルチプレクサ−・
ユニットに連結されるようになっている一連の２入力第
３マルチプレクサ−・ユニットとを具備し、これにより
、少なくとも一つのメモリ回路を検査する目的のために
、有限状態機械手段は、第１、第２及び第３マルチプレ
クサ−・ユニットの第１入力線が、少なくとも一つのメ
モリ回路にインターフェースされる如く、検査制御線を
作動させ、有限状態機械手段が、そのような作動中、可
能アドレスの各々を少なくとも一つのメモリ回路に適用
し、かつ各アドレスの適用中、少なくとも一つのメモリ
回路の第１ビット位置における第１マルチプレクサ−・
ユニットの第１入力に検査ビットを適用し、読み出し動
作を実行し、書き込み動作を実行する段階を繰り返して
実行し、３つの段階は、有限状態機械手段が、少なくと
も一つのメモリ回路が欠陥であるかを、データ入力ポー
トにおいて受信された検査ビットから決定するために十
分な回数だけ、各アドレスにおいて繰り返されるメモリ
検査回路。
【図面の簡単な説明】
第１図は、ニーとヘイズの論文において記載された如く
、ＢＩＳＴ回路での使用のための修正された先行技術の
動的ＲＡＭ回路を示す図。 第２図は、データ線が本発明の検査回路のマルチプレク
サ−・ユニットに連結され、データ、アドレス、読み出
し及び書き込み制御線が延びている埋め込み形ＲＡＭ回
路を示す図。 第３図は、本発明の検査回路の第１実施態様と、回路と
埋め込み形ＲＡＭ回路の間の連結とを示す図。 第４図は、埋め込み形ＲＡＭ回路における規定アドレス
において、メモリ・セルによる数字′１’の連続するシ
リアル移動を示す表。 第５図は、本発明の検査回路の第２実施態様と、回路と
埋め込み形ＲＡＭ回路の間の連結とを示す図。 第６図は、３つの埋め込み形ＲＡＭ回路の間で第１実施
態様の検査回路を共有するだめのデージ−・チエイン配
置を示す図。 第７図は、３つの埋め込み形ＲＡＭ回路の間で第１実施
態様の検査回路を共有するための多重化配置を示す図。 ２１・・・制御線 ２２・・・センス増幅器 ２５・・・ＲＡＭ回路 ２６・・・アドレス線 ３８・・・ＦＳＭコントローラ ３９・・・カウンター回路 ４０・・・タイミング発生器回路 回教 ４９シイ乍 シシアル 入 ワード内容 シリアル 広 × Ｏ × Ｏ Ｏ Ｏ ０−＝ＩＩＩ］ ＦＩＧ、　４

Claims (1)

  1. 【特許請求の範囲】 １、少なくとも一つのランダム・アクセス・メモリ回路
    を検査することができるメモリ検査回路であり、少なく
    とも一つのランダム・アクセス・メモリ回路が、チップ
    において埋め込まれるようになっており、かつ‘Ｎ’デ
    ータ入力線と‘Ｎ’データ出力線の集合体を有し、少な
    くとも一つのメモリ回路の各メモリ回路が、検査中、同
    一の‘Ｍ’アドレス線と‘Ｐ’読み出し／書き込み制御
    線とを共有するメモリ検査回路において、（ａ）少なく
    とも一つのメモリ回路を検査するために、一連の状態を
    順序付けるようになっている有限状態機械手段と、 （ｂ）チップにおいて埋め込まれるようになっており、
    そして一連の‘Ｎ’個の第１入力と、一連の‘Ｎ’個の
    第２入力とを有する第１マルチプレクサー・アセンブリ
    であり、有限状態機械手段における検査制御線の状態は
    、２つの一連の‘Ｎ’入力のどちらが、第１マルチプレ
    クサー・アセンブリの一連の‘Ｎ’出力に連結されるか
    を決定し、第１マルチプレクサー・アセンブリ出力の各
    々は、少なくとも一つのメモリ回路のデータ入力線のそ
    れぞれに連結されるようになっており、少なくとも一つ
    のメモリ回路においてデータ入力線‘２’〜‘Ｎ’と連
    結される第１マルチプレクサー・アセンブリにおける第
    １入力は、少なくとも一つのメモリ回路において、それ
    ぞれデータ出力線‘１’〜‘Ｎ−１’に連結されるよう
    になっており、少なくとも一つのメモリ回路においてデ
    ータ入力線‘１’と連結される第１マルチプレクサー・
    アセンブリにおける第１入力は、有限状態機械手段にお
    けるデータ出力ポートに連結されるようになっており、
    少なくとも一つのメモリ回路におけるデータ出力線‘Ｎ
    ’は、有限状態機械手段におけるデータ入力ポートに連
    結されるようになっており、第１マルチプレクサー・ア
    センブリにおける一連の第２入力と、少なくとも一つの
    メモリ回路におけるデータ出力線は、少なくとも一つの
    メモリ回路の非検査動作に対して、チップにおけるデー
    タ・バスに連結されるようになっている第１マルチプレ
    クサー・アセンブリと、 （ｃ）一連の’Ｍ’出力を有するアドレス指定アセンブ
    リであり、それらの各々は、少なくとも一つのメモリ回
    路の’Ｍ’アドレス線のそれぞれに連結され、アドレス
    指定アセンブリは、有限状態機械手段に連結されるよう
    になっている一連の第１入力を有し、かつチップにおけ
    るバスに連結されるようになっている一連の第２入力を
    有し、検査制御線は、アドレス指定アセンブリに連結さ
    れ、検査制御線の状態は、アドレス指定アセンブリの一
    連の第１入力又は一連の第２入力のいづれが、アドレス
    指定アセンブリの’Ｍ’出力の状態を決定するかを決定
    するアドレス指定アセンブリと、（ｄ）一連の’Ｐ’出
    力を有する読み出し／書き込み制御アセンブリであり、
    それらの各々は、少なくとも一つのランダム・アクセス
    ・メモリ回路における’Ｐ’読み出し／書き込み制御線
    のそれぞれに連結され、読み出し／書き込み制御アセン
    ブリは、有限状態機械手段に連結されるようになってい
    る一連の第１入力を有し、かつチップにおける制御バス
    に連結されるようになっている一連の第２入力を有し、
    検査制御線は、読み出し／書き込み制御アセンブリに連
    結され、検査制御線の状態は、読み出し／書き込み制御
    アセンブリの一連の第１入力又は一連の第２入力のいづ
    れが、読み出し／書き込み制御アセンブリの’Ｐ’出力
    の状態を決定するかを決定する読み出し／書き込み制御
    アセンブリとを具備し、 これにより、少なくとも一つのメモリ回路を検査する目
    的のために、有限状態機械手段は、第１マルチプレクサ
    ー・アセンブリにおける’Ｎ’個の第１入力が、アセン
    ブリにおける出力であり、かつアドレス指定及び読み出
    し／書き込み制御アセンブリにおける第１入力の状態が
    、それらのアセンブリにおける’Ｍ＋Ｐ’出力の状態を
    決定する如く、検査制御線を作動させ、そのような作動
    中、有限状態機械手段は、可能アドレスの各々を少なく
    とも一つのメモリ回路に適用し、そして各アドレスの適
    用中、検査ビットをデータ出力ポートに適用し、読み出
    し動作を実行し、かつ書き込み動作を実行する段階を繰
    り返して行い、３つの段階は、有限状態機械手段が、少
    なくとも一つのメモリ回路が欠陥であるかをデータ入力
    ポートにおいて受信された検査ビットから決定するため
    に十分な回数だけ、各アドレスにおいて繰り返されるこ
    とを特徴とするメモリ検査回路。 ２、少なくとも一つのランダム・アクセス・メモリ回路
    を検査することができるメモリ検査回路であり、少なく
    とも一つのランダム・アクセス・メモリ回路が、チップ
    において埋め込まれるようになっており、ｉ番目のメモ
    リ回路が、’Ｎ＿ｉ’データ入力線と、’Ｎ＿ｉ’デー
    タ出力線と、’Ｍ＿ｉ’アドレス線と、’Ｐ’読み出し
    ／書き込み制御線とを有するメモリ検査回路において、 （ａ）少なくとも一つのメモリ回路を検査するために、
    一連の状態を順序付けるようになっている有限状態機械
    手段と、 （ｂ）有限状態機械手段によって作動されるメモリ回路
    選択手段と、 （ｃ）一連の入力を有する有限状態機械入力選択手段で
    あり、それらの各々は、メモリ回路のそれぞれの最終デ
    ータ出力線に連結されるようになっており、かつ有限状
    態機械における入力ポートに連結されるようになってい
    る出力を有し、メモリ回路選択手段は、有限状態機械入
    力選択手段の入力のどれが出力に連結されるかを決定す
    る有限状態機械入力選択手段と、 （ｄ）各メモリ回路に対するチップにおいて埋め込まれ
    るようになっている第１マルチプレクサー・アセンブリ
    であり、１番目のメモリ回路に対する第１マルチプレク
    サー・アセンブリは、一連の’Ｎ＿ｉ’個の第１入力と
    、一連の’Ｎ＿ｉ’個の第２入力とを有し、有限状態機
    械手段における検査制御線の状態は、２つの一連の’Ｎ
    ＿ｉ’入力のどちらが、第１マルチプレクサー・アセン
    ブリの一連の’Ｎ＿ｉ’出力に連結されるかを決定し、
    ｉ番目のメモリ回路における第１マルチプレクサー・ア
    センブリ出力の各々は、ｉ番目のメモリ回路のデータ入
    力線のそれぞれに連結されるようになっており、ｉ番目
    のメモリ回路においてデータ入力線’２’〜’Ｎ＿ｉ’
    と連結される第１マルチプレクサー・アセンブリにおけ
    る第１入力は、ｉ番目のメモリ回路において、それぞれ
    データ出力線’１’〜’Ｎ＿ｉ−１’に連結されるよう
    になっており、メモリ回路の各々におけるデータ入力線
    ’１’と連結可能である第１マルチプレクサー・アセン
    ブリにおける第１入力は、有限状態機械手段におけるデ
    ータ出力ポートに連結されるようになっており、メモリ
    回路の各々における最終データ出力線は、有限状態機械
    入力選択手段のそれぞれの入力に連結されるようになっ
    ており、ｉ番目のメモリ回路の各第１マルチプレクサー
    ・アセンブリにおける一連の第２入力と、ｉ番目のメモ
    リ回路におけるデータ出力線は、ｉ番目のメモリ回路の
    非検査動作のために、チップにおけるｉ番目のメモリ回
    路に関連したデータ・バスに連結されるようになってい
    る第１マルチプレクサー・アセンブリと、（ｅ）一連の
    出力を有するアドレス指定アセンブリであり、出力数は
    、アドレス線の最大数を有する少なくとも一つのメモリ
    回路のそのメモリ回路におけるアドレス線の数に少なく
    とも等しく、アドレス指定アセンブリの’Ｍ＿ｉ’出力
    は、ｉ番目のメモリ回路における’Ｍ＿ｉ’アドレス線
    のそれぞれに連結され、メモリ回路選択手段が、メモリ
    回路の各々において存在するアドレス数をアドレス指定
    アセンブリに指示するために、アドレス指定アセンブリ
    に連結され、アドレス指定アドレスは、有限状態機械手
    段に連結されるようになっている一連の第１入力を有し
    、かつチップにおけるバスに連結されるようになってい
    る一連の第２入力を有し、検査制御線は、アドレス指定
    アセンブリに連結され、検査制御線の状態は、アドレス
    指定アセンブリの一連の第１入力又は一連の第２入力の
    いづれが、アドレス指定アセンブリの出力の状態を決定
    するかを決定するアドレス指定アセンブリと、 （ｆ）一連の’Ｐ’出力を有する読み出し／書き込み制
    御アセンブリであり、それらの各々は、少なくとも一つ
    のメモリ回路における’Ｐ’読み出し／書き込み制御線
    のそれぞれに連結され、読み出し／書き込み制御アセン
    ブリは、有限状態機械手段に連結されるようになってい
    る一連の第１入力を有し、かつチップにおける制御バス
    に連結されるようになっている一連の第２入力を有し、
    検査制御線は、読み出し／書き込み制御アセンブリに連
    結され、検査制御線の状態は、読み出し／書き込み制御
    アセンブリの一連の第１入力又は一連の第２入力のいづ
    れが、読み出し／書き込み制御アセンブリの’Ｐ’出力
    の状態を決定するかを決定する読み出し／書き込み制御
    アセンブリとを具備し、 これにより、少なくとも一つのメモリ回路を検査する目
    的のために、有限状態機械手段は、各メモリ回路の第１
    マルチプレクサー・アセンブリにおける第１入力が、そ
    のアセンブリにおける出力であり、かつアドレス指定及
    び読み出し／書き込み制御アセンブリにおける第１入力
    の状態が、それらのアセンブリにおける出力の状態を決
    定する如く、検査制御線を作動させ、検査制御線のその
    ような各作動中、有限状態機械手段は、各メモリ回路に
    対して、第１に、特定メモリ回路の最終データ出力線を
    有限状態機械手段のデータ入力ポートに連結し、かつ特
    定メモリ回路における情報をアドレス指定アセンブリと
    有限状態機械手段とに送るためにメモリ回路選択手段を
    作動させること、第２に、可能アドレスの各々を特定メ
    モリ回路に適用する一次段階を行い、第３に、適用アド
    レスの各々に対して、検査ビットをデータ出力ポートに
    適用し、読み出し動作を実行し、かつ書き込み動作を実
    行する二次段階を繰り返して行い、一次及び二次段階は
    、有限状態機械手段が、少なくとも一つのメモリ回路が
    欠陥であるかをデータ入力ポートにおいて受信された検
    査ビットから決定するために十分な回数だけ、各アドレ
    スにおいて繰り返されることを特徴とするメモリ検査回
    路。 ３、少なくとも一つのランダム・アクセス・メモリ回路
    を検査することができるメモリ検査回路であり、少なく
    とも一つのランダム・アクセス・メモリ回路が、チップ
    において埋め込まれるようになっており、かつアドレス
    線と、読み出し／書き込み制御線と、分離したデータ入
    力とデータ出力線とを有するメモリ検査回路において、 （ａ）少なくとも一つのメモリ回路を検査するために、
    一連の状態を順序付けるようになっている有限状態機械
    手段と、 （ｂ）有限状態機械手段に連結され、かつ少なくとも一
    つのランダム・アクセス・メモリ回路におけるアドレス
    線の数に等しい数の一連の出力線を有するカウンター手
    段と、 （ｃ）有限状態機械手段に連結され、かつ少なくとも一
    つのランダム・アクセス・メモリ回路における読み出し
    ／書き込み制御線の数に等しい数の一連の出力線を有す
    るタイミング発生器手段と、（ｄ）チップにおいて埋め
    込まれるようになっている一連の２入力第１マルチプレ
    クサー・ユニットであり、第１マルチプレクサー・ユニ
    ットの数は、少なくとも一つのメモリ回路におけるデー
    タ入力線の総数に等しく、これらの入力線は各々、少な
    くとも一つのメモリ回路においてアドレス指定された行
    を一緒に表わす一連の連続ビット位置のそれぞれに関連
    し、各第１マルチプレクサー・ユニットの出力線は、少
    なくとも一つのメモリ回路におけるデータ入力線のそれ
    ぞれに連結されるようになっており、第１位置に関連し
    た第１マルチプレクサー・ユニットを除いて、各第１マ
    ルチプレクサー・ユニットにおける第１入力線は、少な
    くとも一つのメモリ回路における連続ビット位置のデー
    タ出力線に連結されるようになっており、第１ビット位
    置に関連した第１マルチプレクサー・ユニットにおける
    第１入力線は、有限状態機械手段におけるデータ出力ポ
    ートに連結されるようになっており、少なくとも一つの
    メモリ回路の最終ビット位置におけるデータ出力線は、
    有限状態機械手段におけるデータ入力ポートに連結され
    るようになっており、各第１マルチプレクサー・ユニッ
    トにおける第２入力線は、非検査動作中、少なくとも一
    つのメモリ回路にパラレル・データを送信するために、
    チップにおけるデータ・バスの線のそれぞれに連結され
    るようになっており、データ出力線は、非検査動作中、
    少なくとも一つのメモリ回路からパラレル・データを受
    信するために、データ・バスの線のそれぞれに連結され
    るようになっており、有限状態機械手段は、少なくとも
    一つのメモリ回路におけるデータ入力線が、第１マルチ
    プレクサー・ユニットにおける第１入力線のすべてか又
    は第２入力線のすべてかのいづれに連結されるかを選択
    するために、一連の第１マルチプレクサー・ユニットに
    おける検査制御線に連結されるようになっている一連の
    ２入力第１マルチプレクサー・ユニットと、 （ｅ）チップにおいて埋め込まれるようになっている一
    連の２入力第２マルチプレクサー・ユニットであり、第
    ２マルチプレクサー・ユニットの数は、少なくとも一つ
    のメモリ回路におけるアドレス線の総数に等しく、各第
    ２マルチプレクサー・ユニットの出力線は、アドレス線
    のそれぞれに連結されるようになっており、各第２マル
    チプレクサー・ユニットの第１入力線は、カウンター手
    段に連結されるようになっており、各第２マルチプレク
    サー・ユニットの第２入力線は、非検査動作中、少なく
    とも一つのメモリ回路にアドレス信号を提供するように
    、チップにおけるアドレス線のそれぞれに連結されるよ
    うになっており、検査制御線は、少なくとも一つのメモ
    リ回路のアドレス線が、第２マルチプレクサー・ユニッ
    トにおける第１入力線のすべてか又は第２入力線のすべ
    てかのいづれに連結されるかを選択するために、一連の
    第２マルチプレクサー・ユニットに連結されるようにな
    っている一連の２入力第２マルチプレクサー・ユニット
    と、 （ｆ）チップにおいて埋め込まれるようになっている一
    連の２入力第３マルチプレクサー・ユニットであり、第
    ３マルチプレクサー・ユニットの数は、少なくとも一つ
    のメモリ回路における読み出し／書き込み制御線の総数
    に等しく、各第３マルチプレクサー・ユニットの出力線
    は、読み出し／書き込み制御線のそれぞれに連結される
    ようになっており、各第３マルチプレクサー・ユニット
    の第１入力線は、タイミング発生器手段に連結されるよ
    うになっており、各第３マルチプレクサー・ユニットの
    第２入力線は、非検査動作中、少なくとも一つのメモリ
    回路に読み出し／書き込み制御信号を提供するために、
    チップにおける読み出し／書き込み制御線のそれぞれに
    連結されるようになっており、検査制御線は、少なくと
    も一つのメモリ回路の読み出し／書き込み制御線が、第
    ３マルチプレクサー・ユニットにおける第１入力線のす
    べてか又は第２入力線のすべてかのいづれに連結される
    かを選択するために、一連の第３マルチプレクサー・ユ
    ニットに連結されるようになっている一連の２入力第３
    マルチプレクサー・ユニットとを具備し、これにより、
    少なくとも一つのメモリ回路を検査する目的のために、
    有限状態機械手段は、第１、第２及び第３マルチプレク
    サー・ユニットの第１入力線が、少なくとも一つのメモ
    リ回路にインターフェースされる如く、検査制御線を作
    動させ、有限状態機械手段が、そのような作動中、可能
    アドレスの各々を少なくとも一つのメモリ回路に適用し
    、かつ各アドレスの適用中、少なくとも一つのメモリ回
    路の第１ビット位置における第１マルチプレクサー・ユ
    ニットの第１入力に検査ビットを適用し、読み出し動作
    を実行し、書き込み動作を実行する段階を繰り返して実
    行し、３つの段階は、有限状態機械手段が、少なくとも
    一つのメモリ回路が欠陥であるかを、データ入力ポート
    において受信された検査ビットから決定するために十分
    な回数だけ、各アドレスにおいて繰り返されることを特
    徴とするメモリ検査回路。
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