JPH0225573B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は時分割多元接続衛星通信方式において
多数の低速信号を高速信号に時分割多重する時分
割多重回路に関する。

〔背景技術〕

時分割多元接続（以下TDMAという。）を行う
衛星通信方式においては、参加する各地球局の
TDMA装置は多数の低速信号を時分割多重化し、
衛星トランスポンダ上に設定される時間軸上の
TDMAフレームの自局に割当てられた所定の位
置に信号を送出する。

ところで従来、多数の低速信号の時分割多重化
は各信号毎にパルス信号圧縮回路を設け、この回
路から出力されるバースト状信号を合成すること
により、行つていた。以下、従来例に係る時分割
多重回路に説明する。

第１図は従来の時分割多重回路の構成を示すブ
ロツク図、第２図はその動作を説明するための概
略的タイミングチヤート図である。１０１，１０
２，１０３は信号入力端子であり、それぞれに低
速信号，，が入力する。１，２，３はパル
ス信号圧縮回路であり、それぞれに入力する低速
信号，，のパルスを時間的に圧縮する。４
は制御回路であり、入力端子１０５から入力する
ポート番号指定信号に従い所定の低速信号に対応
するパルス信号圧縮回路を指定するとともに、同
様に入力端子１０５から入力するデータゲート信
号に従い、そのパルス信号圧縮回路から出力され
る高速信号の出力タイミングを設定する。

第２図を参照しながら、従来例に係る回路の動
作をさらに詳しく説明する。ａのＡはTDMAの
１フレームを示し、ｂはデータゲート信号、ｃは
ポート番号指定信号である。ｄ，ｅ，ｆは、デー
タゲート信号ｂおよびポート番号指定信号ｃに従
い、制御回路４からそれぞれパルス信号圧縮回路
１，２，３に入力するタイムスロツト信号であ
る。

入力端子１０１から入力されるTDMAの１フ
レーム分の低速信号はパルス信号圧縮回路１
で、信号圧縮されて記憶される。同様に低速信号
，もパルス信号圧縮回路２，３でそれぞれ圧
縮されて記憶される。データゲート信号ｂおよび
ポート番号指定信号ｃにより、制御回路４でタイ
ムスロツト信号が形成されると（ｄ，ｅ，ｆ）、
これらの信号の入力タイミングにより各パルス信
号圧縮回路からバースト状の高速信号が出され
る。これらの信号は論理和回路５によつて合成さ
れ、１フレーム上の所定の位置に設定された時分
割多重化信号として出力端子１０４から出力され
る。

以上説明するようにパルス信号圧縮回路は低速
信号を一度記憶するため、記憶回路が必要であ
り、通常RAM（Randam Access Memory）と
呼ばれるメモリICが使用されている。

ところで、このメモリICをパルス信号圧縮回
路に使用する場合、一般にそのメモリの必要数量
は、高速信号の速度、TDMA1フレーム分のビツ
ト数に対するメモリICの動作速度およびメモリ
ICの記憶容量によつて決められる。しかし
TDMAは時分割多重化後の信号速度が高いこと
およびTDMA1フレームに相当する低速信号のビ
ツト数が比較的小さく、要求されるメモリICの
記憶容量が大きくないこと（また近年メモリIC
は急激に大容量化されている。）などから、メモ
リICの数量はもつばらメモリICの動作速度によ
つて決定される傾向にある。ところで、メモリ
ICの動作速度に比べて高速信号の速度は高い。
そこでメモリICを並例に動作させることにより
必要な速度を満足させている。

従つていま、高速信号の速度をVMb／ｓ、メ
モリICの動作速度をSMb／ｓとすると、 nS≧Ｖ ……(1) の関係を満たすｎ個のICメモリを必要とする。
入力の低速信号数をＮとすると、時分割多重回路
全体の必要メモリIC数は、 Ｍ＝Ｎ×ｎ≧Ｖ・Ｎ／Ｓ ……(2) となる。これは高速信号速度Ｖと低速信号の入力
数Ｎが大きいほど必要メモリ数は多くなることを
示している。TDMA装置は、多数の地球局と同
時に通信を行う方式のうち大容量に適した通信方
式であるから、一般に低速信号の入力数Ｎも高速
信号速度Ｖも大きく、従つて使用するメモリIC
数Ｍも非常に大きくなる。この結果、TDMA装
置に占める時分割多重回路の割合が増加し、装置
の小形化に反するとともに低電力化の障害ともな
り、従来の時分割多重回路の欠点であつた。

〔発明の目的〕

本発明は上記の点に鑑み提案されたものであ
り、低速信号の入力数が増加しあるいは高速信号
の速度が大きい場合においても、使用メモリIC
の数を抑えた小形で低電力の時分割多重回路の提
供を目的とする。

〔発明の構成〕

本発明は入力する複数の低速信号の信号構成ビ
ツト列をビツト毎に順次切替えて他のビツト列の
配列に変換する第１の配列変換回路と、制御回路
と、制御回路の第１の制御信号により一低速信号
の構成ビツト列を分割して同時読出しが可能に番
地を対応づけて第１の配列変換回路の出力信号を
記憶し、かつ記憶された信号を制御回路の第２の
制御信号により高速で並列に読出される、高速信
号の速度と記憶回路の動作速度とにより決まる複
数の記憶回路と、低速信号の種類に応じて出力さ
れる制御回路の第３の制御信号により、複数の記
憶回路から読出される信号列の配列を前記低速信
号単位で同一となるように変換する第２の配列変
換回路とによつて構成され、さらに、前記複数の
低速信号を並列変換して前記第１の配列変換回路
へ出力する並直列変換回路を設けることができ
る。

〔実施例〕

次に図面を参照しながら本発明に係る実施例の
構成について説明する。いま、説明の便宜上、低
速信号数Ｎ＝２、高速信号速度Ｖ＝16Mb／ｓ、
記憶回路の動作速度Ｓ＝8Mb／ｓとする。必要
記憶回路の数ｎは(1)式よりｎ≧２であるから２個
使用すればよい。

第３図はその場合の本発明の実施例に係る時分
割多重回路の構成を示すブロツク図である。

１０６，１０７はそれぞれ低速信号，の入
力端子であり、６は入力する低速信号との構
成ビツトの配列を所定の配列に変換する第１の配
列変換回路である。７，８はそれぞれ第１の記憶
回路であり、制御回路１０から出力される記憶回
路番号指定信号および書込み番地指定信号によ
り、第１の配列変換回路６内のビツト情報が所定
のアドレス位置に書込まれるとともに、書込まれ
た信号情報は制御回路１０から出力される記憶回
路７，８に共通の読出し番地指定により、並列に
高速信号として読出される。９は制御回路１０の
切換信号により制御される第２の配列変換回路で
あり、記憶回路から並列に読出された信号の出力
すべき端子を選択するものである。制御回路１０
は記憶回路７，８に前述の記憶回路番号指定信
号・書込み番地指定信号・読出し番地指定信号
を、また第２の配列変換回路９には切換信号を出
力するが、これらの信号の出力タイミングは入力
端子１０８を介して入力されるデータゲート信号
およびポート番号指定信号により制御される。

次に本発明に係る実施例の動作を具体的に説明
する。第４図は主要な制御信号図と、低速信号の
構成ビツトが各回路でどのような状態で配列され
あるいは出力されて高速信号に変換されるかを示
す信号状態図である。第４図ａは低速信号と
の信号状態図であり、TDMA1フレーム分のビツ
ト数はそれぞれ2mである。これら低速信号と
がそれぞれ１０６，１０７から入力すると、第
１の配列変換回路６は１ビツト毎に低速信号と
を入替える（第４図ｂ）。制御回路１０から第
１の記憶回路に対する書込み番地指定信号（第４
図ｃ）に従つて配列変換回路６内の信号列の片側
（第４図ｂにおいて上側）が順次出力されるとと
もに、第１の記憶回路の所定のアドレス位置に書
込まれる（第４図ｅにおいて上側）。同様にして
制御回路１０から第２の記憶回路に対する書込み
番地指定信号（第４図ｄ）に従つて配列変換回路
６内の信号列の片側（第４図ｂにおいて下側）が
順次出力されるとともに、第２の記憶回路の所定
アドレス位置に書込まれる（第４図ｅにおいて下
側）。第４図ｅからわかるように低速信号の構
成ビツト（2m個）は記憶回路１および２のアド
レス番号０〜ｍ−１に記憶され、低速信号の構
成ビツト（2m個）は記憶回路１および２のアド
レス番号ｍ〜2m−１に記憶される。

次に入力端子１０８から、記憶回路から高速信
号を取り出すタイミングを設定するデータゲート
信号（第４図ｆ）と出力端子の切換を指示するポ
ート指定信号（第４図ｇ）が入力する。ポート番
号指定信号が“１”のとき、制御回路１０からア
ドレス番号順（０〜ｍ−１）に読出し番号指定信
号が出力され、この順序に従い第１の記憶回路７
および第２の記憶回路８より動作速度8Mb／ｓ
で並列に読出される。たとえばアドレス番号が
“０”のとき第１の記憶回路７からはビツト情報
I₀が、第２の記憶回路８からはビツト情報I₁が同
時に、しかし別の出力信号線を介して出力する。
ポート番号指定信号が“２”のとき、制御回路１
０からアドレス番号順（ｍ〜2m−１）に読出し
番号指定信号が出力され、同様にして記憶回路
７，８から信号が並列に読出される。ただし、第
４図ｉに示すようにポート番号指定信号が“２”
のとき記憶回路７，８から出力される信号列は、
ポート番号指定信号が“１”のときのそれとの対
応が、丁度出力信号線が反対になつているので、
ポート番号指定信号が配列変換回路９に入力した
とき、出力信号線の接続を切換えて、第４図ｊに
示すように順序のそろつた高速信号を出力する。
必要があればこの後並直列変換により、一列の信
号に変換することも可能である。これは従来のパ
ルス圧縮回路で並列読出し、論理和回路で合成し
た後行つていたことであり、従来と変わることは
ない。

また、低速信号数Ｎが増加し、例えばＮ＝４に
なつた場合、第３図の入力端子１０６，１０７の
前に各々、２入力の並直列変換回路を設けること
もできる。すなわち、２つの低速信号を２入力の
並直列変換回路で１つのシリアル出力信号とすれ
ば、第１の配列変換回路６の入力信号は実施例と
同様に２入力となる。勿論、ポート番号指定信号
としては４つ必要である。また、記憶回路７，８
の記憶容量も２倍必要となるが、大容量のメモリ
ICが出現しているので問題はない。

高速信号速度Ｖが大きくなり、もつと多くの記
憶回路を並列に動作する必要があるときでも、高
速信号速度Ｖを満たす記憶回路の数（(1)式参照）
を使用すればよいのであつて、低速信号数が増加
しても、この数は何ら変わることはない。

尚、実施例では送信側の多重化回路について説
明したが、受信側の分離回路についても同様のこ
とがいえる。すなわち第３図において高速信号が
右方より与えられると全く逆の手順を経ることに
より左方に所要の低速信号が得られる。

ここで、本発明に係る時分割多重回路の効果を
更に明瞭にするため、従来の回路を使用した場合
と本発明の回路を使用した場合について必要な記
憶回路（メモリIC）の数を具体例を挙げて試算
し比較する。

低速信号数Ｎ＝40、高速信号速度Ｖ＝60Mb／
ｓ、メモリIC動作速度Ｓ＝8Mb／ｓ、低速信号
速度ｖ＝1.5Mb／ｓの場合のTDMA装置時分割
多重回路のメモリIC使用数は以下の通りである。

従来の場合、高速信号速度Ｖ＝60Mb／ｓとメ
モリIC動作速度Ｖ＝8Mb／ｓから１つのパルス
信号圧縮回路では(1)式より 60／８≦８ であるから８個のメモリICが使用される。実際
のTDMA装置のパルス信号圧縮回路では、記憶
回路を２組用意し、１組がTDMA1フレーム分の
低速信号を書込んでいるフレームでは、もう１組
は高速に信号を読出し、次のフレームでは書込み
を行つた１組の記憶回路は読出しを行い、もう１
組は書込みを行うというようにフレーム毎に交互
に書込みと読出しを交替する２組の記憶回路を持
つダブルバツフア形式の回路にしている。

そこで１つのパルス信号圧縮回路はメモリIC
を８×２＝16個使用し、全体ではこれが40回路あ
るので16×40＝640個となる。この数は送信側の
多重回路のみのもので、受信側の分離回路も含め
ると、メモリIC数は640×２＝1280個である。こ
れに対し、本発明の場合、メモリIC数は高速信
号速度Ｖ＝60Mb／ｓ、メモリIC動作速度Ｓ＝
8Mb／ｓにより決まる８個のみで良い。低速信
号数Ｎ＝40はその信号速度ｖが1.5Mb／ｓと遅い
ことから、５列の信号を１列に変換する並直列変
換回路８回路により８列で1.5Mb／ｓ×５＝
7.5Mb／ｓの速度を持つ信号に変換すれば、入出
力信号数がともに８の単純な配列変換回路を用い
るだけでよい。この場合もダブルバツフア形式を
使し受信側の分離回路を入れても８×２×２＝32
個にしかならず、並直列変換回路は従来回路に必
要な論理和回路とほぼ同程度の回路規模であるの
で本発明による時分割多重回路の効果は明らかで
ある。

〔発明の効果〕

以上説明したように、本発明に係る時分割多重
回路は、メモリICの使用数を激減することがで
きるから、時分割多重回路の小形および低電力化
を実現でき、特に低速信号数Ｎと高速信号速度Ｖ
が大きいとき、その効果は著しい。

【図面の簡単な説明】

第１図は従来の時分割多重回路の構成を示すブ
ロツク図、第２図はその動作を説明するため概略
的タイミングチヤート図、第３図は本発明の実施
例に係る時分割多重回路の構成を示すブロツク
図、第４図は主要な制御信号図と、入力する低速
信号の構成ビツトが各回路でどのような状態で配
列されあるいは出力されて高速信号に変換される
かを示す信号状態図である。 １，２，３……パルス信号圧縮回路、４，１０
……制御回路、５……論理和回路、６……第１の
配列変換回路、７，８……記憶回路、９……第２
の配列変換回路、１０１〜１０３，１０５〜１０
８……入力端子、１０４，１０９，１１０……出
力端子。

Claims (1)

1. 【特許請求の範囲】 １ 入力する複数の低速信号の信号構成ビツト列
   をビツト毎に順次切替えて他のビツト列の配列に
   変換する第１の配列変換回路と、制御回路と、前
   記制御回路の第１の制御信号により、一低速信号
   の構成ビツト列を分割して同時読出しが可能に番
   地を対応づけて前記第１の配列変換回路の出力信
   号を記憶し、かつ記憶された信号を前記制御回路
   の第２の制御信号により高速で並列に読出され
   る、高速信号の速度と記憶回路の動作速度とによ
   り決まる複数の記憶回路と、前記低速信号の種類
   に応じて出力される前記制御回路の第３の制御信
   号により、前記複数の記憶回路から読出される信
   号列の配列を前記低速信号単位で同一となるよう
   に変換する第２の配列変換回路とによつて構成さ
   れることを特徴とする時分割多重回路。 ２ 前記複数の低速信号を並直列変換して前記第
   １の配列変換回路へ出力する並直列変換回路を有
   する特許請求の範囲第１項記載の時分割多重回
   路。