JPS59176848A - 先行制御方式 - Google Patents
先行制御方式Info
- Publication number
- JPS59176848A JPS59176848A JP58051857A JP5185783A JPS59176848A JP S59176848 A JPS59176848 A JP S59176848A JP 58051857 A JP58051857 A JP 58051857A JP 5185783 A JP5185783 A JP 5185783A JP S59176848 A JPS59176848 A JP S59176848A
- Authority
- JP
- Japan
- Prior art keywords
- psw
- new
- interrupt
- memory
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は高速でアクセスすることのできる比較的小容量
のバックアメモリ（キャッシュメモリとも呼ばれる）を
内蔵し、主記憶上の情報を一定の大きさごとに一旦バツ
７アメモリに移送して、該バックアメモリにアクセスす
ることによシ、処理の高速化を図っている情報処理装置
においての、割シ込み処理の高速化を図る方式に関する
。
のバックアメモリ（キャッシュメモリとも呼ばれる）を
内蔵し、主記憶上の情報を一定の大きさごとに一旦バツ
７アメモリに移送して、該バックアメモリにアクセスす
ることによシ、処理の高速化を図っている情報処理装置
においての、割シ込み処理の高速化を図る方式に関する
。
（２）従来技術と問題点
第１図は情報処理装置における割シ込み動作を説明する
だめの図で、１は現ＰＳＷ、 ２は主記憶のシステム
エリア、３は新ＰＳＷ、 ４は旧ｐｓｗを示している
。
だめの図で、１は現ＰＳＷ、 ２は主記憶のシステム
エリア、３は新ＰＳＷ、 ４は旧ｐｓｗを示している
。
第１図において、情報処理装置は現ｐｓｗの内容に従っ
てプログラムを実行する。ＰＳＷ（プログラム状態語）
は、個々のプログラムを実行するために必要な情報や、
これを管理するのに必要な情報を保持するもので、各種
のマスクや、命令アドレス（シーケンシャルカウンタ）
などがセットされ、また情報処理装置の状態が表示され
る。
てプログラムを実行する。ＰＳＷ（プログラム状態語）
は、個々のプログラムを実行するために必要な情報や、
これを管理するのに必要な情報を保持するもので、各種
のマスクや、命令アドレス（シーケンシャルカウンタ）
などがセットされ、また情報処理装置の状態が表示され
る。
主記憶のシステムエリア２には、特定のアドレス位置に
新ＰＳＷ５や旧ＰＳＷ４の領域が割シ込みの原因別に区
画を持っている（第１図の３および４の各区画がこれを
示している）。
新ＰＳＷ５や旧ＰＳＷ４の領域が割シ込みの原因別に区
画を持っている（第１図の３および４の各区画がこれを
示している）。
情報処理装置がプログラムを実行中に現ｐｓｗ＋よシ優
先度の高い処理の割シ込み原因が発生したときや、プロ
グラムの実行が終了して待ち状態になったときに、割シ
込み原因が発生した場合には割シ込み動作が開始さ江現
ｐｓｗ＋の内容が旧Ｐ Ｓ Ｗ ４の該当する区画に格
納され、新ＰＳＷ３の内容が現ＰＳＷ１として現ＰＳＷ
用レジスタにロードされる。
先度の高い処理の割シ込み原因が発生したときや、プロ
グラムの実行が終了して待ち状態になったときに、割シ
込み原因が発生した場合には割シ込み動作が開始さ江現
ｐｓｗ＋の内容が旧Ｐ Ｓ Ｗ ４の該当する区画に格
納され、新ＰＳＷ３の内容が現ＰＳＷ１として現ＰＳＷ
用レジスタにロードされる。
新ＰＳＷ３には予め、制御プログラムによって、当該す
る割シ込み原因別の処理プログラムの先頭アドレスが書
き込まれているから、情報処理装置は該割シ込みを処理
するプログラムを実行することとガる。該処理プログラ
ムの終了後、先に中断されたプログラムのＰＳＷは、旧
ＰＳＷ４の領域から読み出されて、再び現ＰＳＷ１とし
て現ＰＳＷ用レジスタにロードされる。
る割シ込み原因別の処理プログラムの先頭アドレスが書
き込まれているから、情報処理装置は該割シ込みを処理
するプログラムを実行することとガる。該処理プログラ
ムの終了後、先に中断されたプログラムのＰＳＷは、旧
ＰＳＷ４の領域から読み出されて、再び現ＰＳＷ１とし
て現ＰＳＷ用レジスタにロードされる。
第２図は情報処理装置がバッファメモリを有する場合の
割シ込みを説明するだめの図で、５はプロセッサ、６は
バッファメモリ、７は主記憶、８は現ＰＳＷ用レジスタ
を示している。
割シ込みを説明するだめの図で、５はプロセッサ、６は
バッファメモリ、７は主記憶、８は現ＰＳＷ用レジスタ
を示している。
第２図において、プロセッサ５は現ＰＳＷ用レジスタ８
の内容に従ってプログラムを実行しておシ、割多込み原
因が発生してそれが受は付けられる状況にあるとき、新
ｐｓｗの含まれる領域がバッファメモリ乙に存在するか
否かを調べ、それが無ければ主記憶７から該領域を読み
出してバッファメモリ６に書き込み、その中から前記割
り込み原因に対応するＰＳＷを読み出して現ＰＳＷ用レ
ジスタ８に書き込む。これによってプロセッサは割シ込
み処理のだめのプログラムを実行する。
の内容に従ってプログラムを実行しておシ、割多込み原
因が発生してそれが受は付けられる状況にあるとき、新
ｐｓｗの含まれる領域がバッファメモリ乙に存在するか
否かを調べ、それが無ければ主記憶７から該領域を読み
出してバッファメモリ６に書き込み、その中から前記割
り込み原因に対応するＰＳＷを読み出して現ＰＳＷ用レ
ジスタ８に書き込む。これによってプロセッサは割シ込
み処理のだめのプログラムを実行する。
一方、制御プログラム（Ｏ８）は実行すべきジョブが無
かった９、処理すべきデータが主記憶上に存在しなかっ
たりした場合は情報処理装置を待ち状態にして割シ込み
の発生を待っている。
かった９、処理すべきデータが主記憶上に存在しなかっ
たりした場合は情報処理装置を待ち状態にして割シ込み
の発生を待っている。
このとき、バッファメモリを有する場合の従来の割り込
み処理の制御方法においては、割り込み原因が発生して
から主記憶の新ＰＳＷの含まれる領域をバッファメモリ
にストアして、その中から該当する新ＰＳＷを現ＰＳＷ
レジスタにロードするのでその間の動作に長時間を要す
る欠点があった。
み処理の制御方法においては、割り込み原因が発生して
から主記憶の新ＰＳＷの含まれる領域をバッファメモリ
にストアして、その中から該当する新ＰＳＷを現ＰＳＷ
レジスタにロードするのでその間の動作に長時間を要す
る欠点があった。
（３）発明の目的
本発明は上記従来の欠点に鑑み、情報処理装置が待ち状
態にあるとき、次の割シ込み原因が発生した際の処理の
高速化を図ることを目的としている。
態にあるとき、次の割シ込み原因が発生した際の処理の
高速化を図ることを目的としている。
（４）発明の構成
そしてこの目的は本発明によれば特許請求の範囲に記載
のとおシ、主記憶上の一定の大きさの領域を単位として
情報をバッファメモリに書き込んで、該バッファメモリ
にアクセスして処理を行なう情報処理装置において、待
ち状態を検出する手段を設け、待ち状態が検出されたと
き主記憶上の各割シ込みに対応する新ＰＳＷの領域の情
報を前記バッファメモリに書き込むことを特徴とする先
行制御方式により達成される。
のとおシ、主記憶上の一定の大きさの領域を単位として
情報をバッファメモリに書き込んで、該バッファメモリ
にアクセスして処理を行なう情報処理装置において、待
ち状態を検出する手段を設け、待ち状態が検出されたと
き主記憶上の各割シ込みに対応する新ＰＳＷの領域の情
報を前記バッファメモリに書き込むことを特徴とする先
行制御方式により達成される。
（５） 発明の実施例
第３図は本発明の１実施例のブロック図１であって、５
′〜８′は第２図の５〜８と同様であり、９はアンド回
路、ＷはＰＳＷの待ち状態表示ビットの位置、ＴはＰＳ
Ｗ変更タイミング信号線を示している。
′〜８′は第２図の５〜８と同様であり、９はアンド回
路、ＷはＰＳＷの待ち状態表示ビットの位置、ＴはＰＳ
Ｗ変更タイミング信号線を示している。
第３図において、制御プログラム（Ｏ８）によって、現
ＰＳＷ用レジスタ８′の待ち状態表示ビットが１”にセ
ットされると、該信号とＰＳＷ変更タイミング信号線Ｔ
上の信号とのアンド出力（アンド回路９の出力）によっ
て、主記憶７′上の新ＰＳＷを含む領域がバッファメモ
リ６′に書き込まれる。該領域には総ての割シ込み原因
に対応する新ＰＳＷが含まれている。
ＰＳＷ用レジスタ８′の待ち状態表示ビットが１”にセ
ットされると、該信号とＰＳＷ変更タイミング信号線Ｔ
上の信号とのアンド出力（アンド回路９の出力）によっ
て、主記憶７′上の新ＰＳＷを含む領域がバッファメモ
リ６′に書き込まれる。該領域には総ての割シ込み原因
に対応する新ＰＳＷが含まれている。
このような状態で、割）込み原因が発生すると、該割シ
込み原因に対応する新ＰＳＷがバッファメモリ６′から
直接現ＰＳＷ用レジスタ８′にロードされ、その処理が
行なわれる。
込み原因に対応する新ＰＳＷがバッファメモリ６′から
直接現ＰＳＷ用レジスタ８′にロードされ、その処理が
行なわれる。
（６）発明の詳細
な説明したように本発明の先行制御方式は、情報処理装
置が待ち状態になったとき、予め、新ＰＳＷの含まれる
主記憶上の領域をバッファメモリに書き込んで置くもの
であるので、割シ込み原因が発生したとき直ちにＰＳＷ
の入れ替えを行なうことが出来るから、処理の高速化に
寄与することが可能であり効果は犬である。
置が待ち状態になったとき、予め、新ＰＳＷの含まれる
主記憶上の領域をバッファメモリに書き込んで置くもの
であるので、割シ込み原因が発生したとき直ちにＰＳＷ
の入れ替えを行なうことが出来るから、処理の高速化に
寄与することが可能であり効果は犬である。
第１図は情報処理装置における割シ込み動作を説明する
だめの図、第２図は情報処理装置がバッファメモリを有
する場合の割シ込みを説明するための図、第５図は本発
明の１実施例のブロック図である。 １・・・・・・１ＰｓＷ、２・・・・・・主記憶のシス
テムエリア、３・・・・・・新ＰＳＷ、４・・・・・・
旧ＰＳＷ、 ｓ、ｓ’・・・・・・プロセッサ、６．
６′・・・・・・バックアメモリ、７．７′・・・・・
・主記憶、８．８′・・・・・・現ＰＳＷ、 ９・・
・・・・アンド回路第１図 第 ２ 図 、夕 第 ３ 図 ５′ （
だめの図、第２図は情報処理装置がバッファメモリを有
する場合の割シ込みを説明するための図、第５図は本発
明の１実施例のブロック図である。 １・・・・・・１ＰｓＷ、２・・・・・・主記憶のシス
テムエリア、３・・・・・・新ＰＳＷ、４・・・・・・
旧ＰＳＷ、 ｓ、ｓ’・・・・・・プロセッサ、６．
６′・・・・・・バックアメモリ、７．７′・・・・・
・主記憶、８．８′・・・・・・現ＰＳＷ、 ９・・
・・・・アンド回路第１図 第 ２ 図 、夕 第 ３ 図 ５′ （
Claims (1)
- 主記憶上の一定の大きさの領域を単位として情報をバッ
ファメモリに書き込んで、該バックアメモリにアクセス
して処理を行なう情報処理装置において、待ち状態を検
出する手段を設け、待ち状態が検出されたとき主記憶上
の各割シ込みに対応する新ＰＳＷの領域の情報を前記バ
ッファメモリに書き込むことを特徴とする先行制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051857A JPS59176848A (ja) | 1983-03-28 | 1983-03-28 | 先行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051857A JPS59176848A (ja) | 1983-03-28 | 1983-03-28 | 先行制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59176848A true JPS59176848A (ja) | 1984-10-06 |
Family
ID=12898529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051857A Pending JPS59176848A (ja) | 1983-03-28 | 1983-03-28 | 先行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59176848A (ja) |
-
1983
- 1983-03-28 JP JP58051857A patent/JPS59176848A/ja active Pending
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