JPH0226318B2 - - Google Patents
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- JPH0226318B2 JPH0226318B2 JP60255832A JP25583285A JPH0226318B2 JP H0226318 B2 JPH0226318 B2 JP H0226318B2 JP 60255832 A JP60255832 A JP 60255832A JP 25583285 A JP25583285 A JP 25583285A JP H0226318 B2 JPH0226318 B2 JP H0226318B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- load transistor
- transistor
- potential
- semiconductor memory
- Prior art date
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- Expired - Lifetime
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ回路、特にスタテイツク
形半導体メモリ回路に関する。
形半導体メモリ回路に関する。
一般にスタテイツク形の半導体メモリ回路は、
Ｙ方向に沿つて伸びる一対のビツトラインBL，
BLと、該一対のビツトラインに挟まれるように
接続される多数個のメモリセルと、該一対のビツ
トラインBL，にそれぞれ挿入される一対のロ
ードトランジスタと、前記多数個のメモリセルの
各々を選択するため、Ｘ方向に伸びるワードライ
ン等を基本的な構成要素として構成される。この
ような構成の半導体メモリ回路において、従来よ
り２つの問題がありこの種の半導体メモリ回路に
おける欠点となつていた。先ず第１の欠点は消費
電力が不必要に大となることである。というのは
上記半導体メモリ回路においては、前記一対のロ
ードトランジスタのいずれか一方を通じて前記一
対のビツトラインの一方に常に定常的な電流を流
すという形式がとられているからである。そして
第２の欠点はアクセスタイムをより高速にするこ
とが困難であるということである。この第２の欠
点を生じさせる原因は２つある。第１の原因は、
アクセスされたメモリセルからビツトラインに情
報を読出す際、当該メモリセル内のトランジスタ
を通して前記定常的な電流を引き込みながら且つ
同時に該ビツトライン上に情報を移し代えるわけ
であるから、当然に読出し速度にブレーキがかけ
られてしまうことである。第２の原因としては
gn（相互コンダクタンス）、主として前記ロード
トランジスタのgnが挙げられる。一般に、アク
セスタイムの向上を図るにはgnは大きければ大
きい程良いことが知られている。ところが、一
方、gnを大にするためにはトランジスタそのも
ののサイズを大にしなければならないことも良く
知られている。この場合、集積度の増大を図るべ
く、結局gnを小にする方向に設計されてしまう
のが普通であり、このためにアクセスタイムが犠
性となつてしまうこととなつた。
Ｙ方向に沿つて伸びる一対のビツトラインBL，
BLと、該一対のビツトラインに挟まれるように
接続される多数個のメモリセルと、該一対のビツ
トラインBL，にそれぞれ挿入される一対のロ
ードトランジスタと、前記多数個のメモリセルの
各々を選択するため、Ｘ方向に伸びるワードライ
ン等を基本的な構成要素として構成される。この
ような構成の半導体メモリ回路において、従来よ
り２つの問題がありこの種の半導体メモリ回路に
おける欠点となつていた。先ず第１の欠点は消費
電力が不必要に大となることである。というのは
上記半導体メモリ回路においては、前記一対のロ
ードトランジスタのいずれか一方を通じて前記一
対のビツトラインの一方に常に定常的な電流を流
すという形式がとられているからである。そして
第２の欠点はアクセスタイムをより高速にするこ
とが困難であるということである。この第２の欠
点を生じさせる原因は２つある。第１の原因は、
アクセスされたメモリセルからビツトラインに情
報を読出す際、当該メモリセル内のトランジスタ
を通して前記定常的な電流を引き込みながら且つ
同時に該ビツトライン上に情報を移し代えるわけ
であるから、当然に読出し速度にブレーキがかけ
られてしまうことである。第２の原因としては
gn（相互コンダクタンス）、主として前記ロード
トランジスタのgnが挙げられる。一般に、アク
セスタイムの向上を図るにはgnは大きければ大
きい程良いことが知られている。ところが、一
方、gnを大にするためにはトランジスタそのも
ののサイズを大にしなければならないことも良く
知られている。この場合、集積度の増大を図るべ
く、結局gnを小にする方向に設計されてしまう
のが普通であり、このためにアクセスタイムが犠
性となつてしまうこととなつた。
従つて本発明の目的は上述した２つの欠点を排
除可能な半導体メモリ回路を提案することであ
る。
除可能な半導体メモリ回路を提案することであ
る。
上記目的に従い本発明は、ロードトランジスタ
のgnをアクセス時における情報によつて見かけ
上可変とし、従来の定常的な電流を当該情報に応
じて制御するようにしたことを特徴とするもので
ある。
のgnをアクセス時における情報によつて見かけ
上可変とし、従来の定常的な電流を当該情報に応
じて制御するようにしたことを特徴とするもので
ある。
以下図面に従つて本発明を説明する。
第１図は一般的なスタテイツク半導体メモリ回
路を示す回路図である。本図において、BLおよ
びは一対のビツトラインであり、該一対のビ
ツトラインBL，に接続して多数個のメモリセ
ルMCが配設される。該一対のビツトラインBL，
BLには又、一対のロードトランジスタQ1，Q2が
それぞれ挿入される。一方、メモリセルMCには
ワードラインWLが接続しており、前記ビツトラ
インおよびワードラインによつて所望のメモリセ
ルMCが捕促される。なお、実際には多数個のメ
モリセル、多数対のビツトラインおよび多数本の
ワードラインが存在するが図示していない。又、
各ビツトライン対には情報書込み用のライトバツ
フアおよび情報読出し用のセンスアンプが設けら
れているが図示していない。
路を示す回路図である。本図において、BLおよ
びは一対のビツトラインであり、該一対のビ
ツトラインBL，に接続して多数個のメモリセ
ルMCが配設される。該一対のビツトラインBL，
BLには又、一対のロードトランジスタQ1，Q2が
それぞれ挿入される。一方、メモリセルMCには
ワードラインWLが接続しており、前記ビツトラ
インおよびワードラインによつて所望のメモリセ
ルMCが捕促される。なお、実際には多数個のメ
モリセル、多数対のビツトラインおよび多数本の
ワードラインが存在するが図示していない。又、
各ビツトライン対には情報書込み用のライトバツ
フアおよび情報読出し用のセンスアンプが設けら
れているが図示していない。
今仮にメモリセルMCのBL側に論理Ｌ（従つて
BL側に論理Ｈ）がストアされているとし、且つ
今当該メモリセルMCがワードラインWLにより
アクセスされたものとする。この場合の各トラン
ジスタの状態は先ず、論理ＬおよびＨが図示する
ようにストアされていることからトランジスタ
Q5がオン、トランジスタQ6がオフである。そし
て、ワードラインWLよりアクセスがあつたこと
からトランジスタQ3およびトランジスタQ4（トラ
ンスフアゲート）が共にオンとなる。
BL側に論理Ｈ）がストアされているとし、且つ
今当該メモリセルMCがワードラインWLにより
アクセスされたものとする。この場合の各トラン
ジスタの状態は先ず、論理ＬおよびＨが図示する
ようにストアされていることからトランジスタ
Q5がオン、トランジスタQ6がオフである。そし
て、ワードラインWLよりアクセスがあつたこと
からトランジスタQ3およびトランジスタQ4（トラ
ンスフアゲート）が共にオンとなる。
そうすると、トランジスタQ3およびQ5が共に
オンになることから、電源VccよりアースGND
に向つて図中点線のルートで、トランジスタQ1
を通し、電流ｉが流れる。これは当該メモリセル
MCがアクセスされ続けている限り定常的に流れ
るものであり、これが前述した定常的な電流であ
る。これは、とりもなおさず消費電力の無駄とな
つて現われる（既述の第１の欠点）。一方、読出
しアクセス時についてみると、この定常的な電流
ｉをトランジスタQ3およびQ5で引きながら読出
し動作を行なうことになるから、メモリセルMC
からみると、ビツトラインBLの容量負荷のみな
らずこの定常的な電流負荷も重量した形で読出し
動作を行なわなければならずアクセスタイムの高
速化が図れない（既述の第２の欠点。
オンになることから、電源VccよりアースGND
に向つて図中点線のルートで、トランジスタQ1
を通し、電流ｉが流れる。これは当該メモリセル
MCがアクセスされ続けている限り定常的に流れ
るものであり、これが前述した定常的な電流であ
る。これは、とりもなおさず消費電力の無駄とな
つて現われる（既述の第１の欠点）。一方、読出
しアクセス時についてみると、この定常的な電流
ｉをトランジスタQ3およびQ5で引きながら読出
し動作を行なうことになるから、メモリセルMC
からみると、ビツトラインBLの容量負荷のみな
らずこの定常的な電流負荷も重量した形で読出し
動作を行なわなければならずアクセスタイムの高
速化が図れない（既述の第２の欠点。
そこで上述の欠点を排除すべく本発明はロード
トランジスタQ1，Q2のgnに着目する。つまり、
消費電力およびアクセスタイムに関しこれらを改
良するように適宜gnを可変とする。具体的には、
既述の如く、アクセスタイムの向上に関しては
gnを大にし、又、消費電力については前記電流
ｉの立上り以降gnを小にする。ところが一般に
このgnは固定的で且つ相対的に小である。小で
あるのは実装密度を上げるためである。このため
本発明ではこのgnを適宜可変にするよう“レベ
ルコンバータ”を導入する。このレベルコーバー
タは一対存在し、それぞれ対応する前記一対のビ
ツトラインBL，に現われる論理信号をレベル
反転して、それぞれ対応する前記一対のロードト
ランジスタの各制御電極に印加する働きをなす。
トランジスタQ1，Q2のgnに着目する。つまり、
消費電力およびアクセスタイムに関しこれらを改
良するように適宜gnを可変とする。具体的には、
既述の如く、アクセスタイムの向上に関しては
gnを大にし、又、消費電力については前記電流
ｉの立上り以降gnを小にする。ところが一般に
このgnは固定的で且つ相対的に小である。小で
あるのは実装密度を上げるためである。このため
本発明ではこのgnを適宜可変にするよう“レベ
ルコンバータ”を導入する。このレベルコーバー
タは一対存在し、それぞれ対応する前記一対のビ
ツトラインBL，に現われる論理信号をレベル
反転して、それぞれ対応する前記一対のロードト
ランジスタの各制御電極に印加する働きをなす。
第２図は本発明に係る半導体メモリ回路の原理
構成を示す回路図である。本図において、第１図
と同一の構成要素に同一の参照記号を付して示
す。従つて、本図のLC1およびLC2が本発明の原
理に基づき導入された一対のレベルコンバータで
ある。レベルコンバータLC1およびLC2はそれぞ
れ、ビツトラインBLおよびの論理信号を受信
してレベル変換し、これらをそれぞれロードトラ
ンジスタQ1およびQ2の各制御電極（図ではFET
のゲート）に印加する。
構成を示す回路図である。本図において、第１図
と同一の構成要素に同一の参照記号を付して示
す。従つて、本図のLC1およびLC2が本発明の原
理に基づき導入された一対のレベルコンバータで
ある。レベルコンバータLC1およびLC2はそれぞ
れ、ビツトラインBLおよびの論理信号を受信
してレベル変換し、これらをそれぞれロードトラ
ンジスタQ1およびQ2の各制御電極（図ではFET
のゲート）に印加する。
第２図に示す原理構成を有する回路の動作は次
のとおりである。第１図の説明を再び用いると、
トランジスタQ5側がＬ、トランジスタQ6側がＨ
の状態でワードラインWLにより当該メモリセル
MCがアクセスされると、先ずは前記の電流ｉが
立上る。この電流ｉが立上る以前はビツトライン
BLの論理レベルは十分にＬに引き込まれておら
ずむしろＨのレベルにある。このビツトライン
BLのレベルＨを、レベルコンバータLC1により
十分にレベル変換して、ロードトランジスタQ1
のゲートに、十分高いＨレベルとして印加してい
る。すると、該ロードトランジスタQ1は十分に
オン状態を維持していることになる（gn大）。こ
のオン状態で、先のように、メモリセルMCがア
クセスされれば電流ｉは急速に立上ることにな
る。そしてこの電流ｉはトランジスタQ3，Q5を
経てアースGNDに引き込まれビツトラインBLの
論理はＬに向つて落ち込む。すると今度は、レベ
ルコンバータLC1はこのＬに落ち込む論理レベル
を十分にレベル変換することになるから、ロード
トランジスタQ1のゲートは十分低いＬレベルが
印加される。このため、ロードトランジスタQ1
は急速にオフになつてしまい、その後このオフ状
態を維持する（gn小）。
のとおりである。第１図の説明を再び用いると、
トランジスタQ5側がＬ、トランジスタQ6側がＨ
の状態でワードラインWLにより当該メモリセル
MCがアクセスされると、先ずは前記の電流ｉが
立上る。この電流ｉが立上る以前はビツトライン
BLの論理レベルは十分にＬに引き込まれておら
ずむしろＨのレベルにある。このビツトライン
BLのレベルＨを、レベルコンバータLC1により
十分にレベル変換して、ロードトランジスタQ1
のゲートに、十分高いＨレベルとして印加してい
る。すると、該ロードトランジスタQ1は十分に
オン状態を維持していることになる（gn大）。こ
のオン状態で、先のように、メモリセルMCがア
クセスされれば電流ｉは急速に立上ることにな
る。そしてこの電流ｉはトランジスタQ3，Q5を
経てアースGNDに引き込まれビツトラインBLの
論理はＬに向つて落ち込む。すると今度は、レベ
ルコンバータLC1はこのＬに落ち込む論理レベル
を十分にレベル変換することになるから、ロード
トランジスタQ1のゲートは十分低いＬレベルが
印加される。このため、ロードトランジスタQ1
は急速にオフになつてしまい、その後このオフ状
態を維持する（gn小）。
かくの如く、ロードトランジスタQ1がメモリ
セルMCのアクセス後急速にオフになることは極
めて有益である。というのは、メモリセルMCが
アクセスされると共に電流ｉが急速に減少するか
ら、メモリセルMCからみたとき、情報の読出し
動作中、本来のビツトラインの容量負荷のみが存
在し最早、電流負荷（電流ｉの引込みによる負
荷）は存在しなくなる。これはアクセスタイムの
向上につながり、既述の第２の欠点を排除したこ
とになる。同時に、電流ｉが急速に減少し且つそ
のままほぼ零を維持するということは、消費電力
の改善につながり、既述の第１の欠点を排除した
ことになる。
セルMCのアクセス後急速にオフになることは極
めて有益である。というのは、メモリセルMCが
アクセスされると共に電流ｉが急速に減少するか
ら、メモリセルMCからみたとき、情報の読出し
動作中、本来のビツトラインの容量負荷のみが存
在し最早、電流負荷（電流ｉの引込みによる負
荷）は存在しなくなる。これはアクセスタイムの
向上につながり、既述の第２の欠点を排除したこ
とになる。同時に、電流ｉが急速に減少し且つそ
のままほぼ零を維持するということは、消費電力
の改善につながり、既述の第１の欠点を排除した
ことになる。
上述した第２図の原理構成によれば上記gnを
変化させるための論理信号を自らの側より得る、
いわゆる自己帰還形となつている。しかしながら
本発明の原理はそのような自己帰還形によつての
み実現されるべきものではない。すなわち、gn
を変化させるための論理信号を相手側より得る、
いわゆる相互帰還形とすることによつても上記原
理の実現は可能である。これは、メモリセルMC
におけるビツトライン対BL，の論理の相補性
に着目したものである。その構成を第３図におい
て明らかにする。
変化させるための論理信号を自らの側より得る、
いわゆる自己帰還形となつている。しかしながら
本発明の原理はそのような自己帰還形によつての
み実現されるべきものではない。すなわち、gn
を変化させるための論理信号を相手側より得る、
いわゆる相互帰還形とすることによつても上記原
理の実現は可能である。これは、メモリセルMC
におけるビツトライン対BL，の論理の相補性
に着目したものである。その構成を第３図におい
て明らかにする。
第３図は本発明に基づく半導体メモリ回路の実
施例を示す回路図である。本図において、第１図
と同一の構成要素には同一の参照記号を付して示
す。ここにLCおよびが本発明に基づくレベル
コンバータであり、これらのレベルコンバータ
LC，は、レベル反転機能（Ｈ→Ｌ、Ｌ→Ｈ）
を有するものであり、これをもつて既述のレベル
コンバータLC1，LC2に代える。このレベル反転
は、上記のビツトライン対の論理の相補性すなわ
ち（BL＝Ｈ、＝Ｌ）又は（BL＝Ｌ、＝
Ｈ）なる関係を、上記の相互帰還形に適合させる
ために必要である。しかし、基本的な動作原理お
よび効果は、第２図を用いて説明したのと同様で
ある。
施例を示す回路図である。本図において、第１図
と同一の構成要素には同一の参照記号を付して示
す。ここにLCおよびが本発明に基づくレベル
コンバータであり、これらのレベルコンバータ
LC，は、レベル反転機能（Ｈ→Ｌ、Ｌ→Ｈ）
を有するものであり、これをもつて既述のレベル
コンバータLC1，LC2に代える。このレベル反転
は、上記のビツトライン対の論理の相補性すなわ
ち（BL＝Ｈ、＝Ｌ）又は（BL＝Ｌ、＝
Ｈ）なる関係を、上記の相互帰還形に適合させる
ために必要である。しかし、基本的な動作原理お
よび効果は、第２図を用いて説明したのと同様で
ある。
最後にレベルコンバータの具体例を掲げてお
く。レベルコンバータLC，は最も単純には共
にインバータで良い。インバータは極めて一般的
であり、FETが２個直列接続されたものである。
その形態は、CMOS回路でも、Ｅ
（Enhancement）／Ｄ（Depletion）形回路でも構
わない。CMOS回路であれば、ロードトランジ
スタのゲートに対する定常電流がほぼ零となり、
消費電力の点で好ましい。然しＥ／Ｄ形の回路を
使用しても、ロードトランジスタのゲート容量は
ビツトライン容量に比べれば極少であるから、消
費電力が問題となることは殆どない。
く。レベルコンバータLC，は最も単純には共
にインバータで良い。インバータは極めて一般的
であり、FETが２個直列接続されたものである。
その形態は、CMOS回路でも、Ｅ
（Enhancement）／Ｄ（Depletion）形回路でも構
わない。CMOS回路であれば、ロードトランジ
スタのゲートに対する定常電流がほぼ零となり、
消費電力の点で好ましい。然しＥ／Ｄ形の回路を
使用しても、ロードトランジスタのゲート容量は
ビツトライン容量に比べれば極少であるから、消
費電力が問題となることは殆どない。
以上説明したように本発明によれば、従来に比
してアクセスタイムおよび消費電力の点で改良さ
れた半導体メモリ回路が実現される。
してアクセスタイムおよび消費電力の点で改良さ
れた半導体メモリ回路が実現される。
第１図は一般的なスタテイツク形半導体メモリ
回路を示す回路図、第２図は本発明に係る半導体
メモリ回路の原理構成を示す回路図、第３図は本
発明に基づく半導体メモリ回路の実施例を示す回
路図である。 MC…メモリセル、BL，…ビツトライン
対、Q1，Q2…ロードトランジスタ対、LC，…
レベルコンバータ、WL…ワードライン。
回路を示す回路図、第２図は本発明に係る半導体
メモリ回路の原理構成を示す回路図、第３図は本
発明に基づく半導体メモリ回路の実施例を示す回
路図である。 MC…メモリセル、BL，…ビツトライン
対、Q1，Q2…ロードトランジスタ対、LC，…
レベルコンバータ、WL…ワードライン。
Claims (1)
- 【特許請求の範囲】 １ 第１のビツトラインおよび第２のビツトライ
ンからなる一対のビツトラインと、 該第１および第２のビツトライン間にトランス
フアゲートを介して接続されたスタテイツク形メ
モリセルと、 前記第１のビツトラインと電源との間に直接接
続された第１のロードトランジスタと、 前記第２のビツトラインと該電源との間に直接
接続された第２のロードトランジスタとを含んで
なる半導体メモリ回路において、 前記第１のビツトラインの電位に応答した信号
を前記第２のロードトランジスタの制御電極へ常
時伝達し、前記第１のビツトラインの電位上昇に
伴つて前記第２のロードトランジスタのコンダク
タンスを低下せしめてオフさせる第１の帰還手段
と、 前記第２のビツトラインの電位に応答した信号
を前記第１のロードトランジスタの制御電極へ常
時伝達し、前記第２のビツトラインの電位上昇に
伴つて前記第１のロードトランジスタのコンダク
タンスを低下せしめてオフさせる第２の帰還手段
とを具備することを特徴とする半導体メモリ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255832A JPS61113183A (ja) | 1985-11-16 | 1985-11-16 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255832A JPS61113183A (ja) | 1985-11-16 | 1985-11-16 | 半導体メモリ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136066A Division JPS5841484A (ja) | 1981-09-01 | 1981-09-01 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61113183A JPS61113183A (ja) | 1986-05-31 |
| JPH0226318B2 true JPH0226318B2 (ja) | 1990-06-08 |
Family
ID=17284221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255832A Granted JPS61113183A (ja) | 1985-11-16 | 1985-11-16 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61113183A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119133A (en) * | 1976-03-31 | 1977-10-06 | Toshiba Corp | Mos dynamic memory |
| JPS57150191A (en) * | 1981-03-09 | 1982-09-16 | Fujitsu Ltd | Asynchronous type static mos memory |
-
1985
- 1985-11-16 JP JP60255832A patent/JPS61113183A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61113183A (ja) | 1986-05-31 |
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