JPS61113183A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPS61113183A JPS61113183A JP60255832A JP25583285A JPS61113183A JP S61113183 A JPS61113183 A JP S61113183A JP 60255832 A JP60255832 A JP 60255832A JP 25583285 A JP25583285 A JP 25583285A JP S61113183 A JPS61113183 A JP S61113183A
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- JP
- Japan
- Prior art keywords
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- semiconductor memory
- level
- memory cell
- memory circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ回路、特にスタティック形半導体
メモリ回路に関する。
メモリ回路に関する。
−ａにスタティック形の半導体メモリ回路は、Ｙ方向に
沿うて伸びる一対のビットライン（ＢＬ。
沿うて伸びる一対のビットライン（ＢＬ。
Ｉｆｆ、）と、該一対のビットラインに挟まれるように
接続される多数個のメモリセルと、該一対のビットライ
ン（ＢＬ、 ｒｐｃ）にそれぞれ挿入される一対のロー
ドトランジスタと、前記多数個のメモリセルの各々を選
択するための、Ｘ方向に伸びるワードライン等を基本的
な構成要素として構成される。
接続される多数個のメモリセルと、該一対のビットライ
ン（ＢＬ、 ｒｐｃ）にそれぞれ挿入される一対のロー
ドトランジスタと、前記多数個のメモリセルの各々を選
択するための、Ｘ方向に伸びるワードライン等を基本的
な構成要素として構成される。
このような構成の半導体メモリ回路において、従来より
２つの問題がありこの種の半導体メモリ回路における欠
点となっていた。先ず第１の欠点は消費電力が不必要に
大となることである。というのは上記半導体メモリ回路
においては、前記一対のロードトランジスタのいずれか
一方を通じて前記一対のビットラインの一方に常に定常
的な電流を流すという形式がとられているからである。
２つの問題がありこの種の半導体メモリ回路における欠
点となっていた。先ず第１の欠点は消費電力が不必要に
大となることである。というのは上記半導体メモリ回路
においては、前記一対のロードトランジスタのいずれか
一方を通じて前記一対のビットラインの一方に常に定常
的な電流を流すという形式がとられているからである。
そして第２の欠点はアクセスタイムをより高速にするこ
とが困難であるということである。この第２の欠点を生
じさせる原因は２つある。第１の原因は、アクセスされ
たメモリセルからビットラインに情報を読出す際、当該
メモリセル内のトランジスタを通して前記定常的な電流
を引き込みながら且つ同時に該ビットライン上に情報を
移し代えるわけであるから、当にちに読出し速度にブレ
ーキがかけられてしまうことである。第２の原因として
はｇｓ （相互コンダクタンス）、主として前記ロー
ドトランジスタのｇ、が挙げられる。一般に、−アクセ
スタイムの向上を図るにはｇ、は大きければ大きい程良
いことが知られている。ところが、一方、ｇ、を大にす
るためにはトランジスタそのもののサイズを大にしなけ
ればならないことも良く知られている。この場合、集積
度の増大を図るべく、結局ｇ、を小にする方向に設計さ
れてしまうのが普通であり、このためにアクセスタイム
が犠牲となってしまうこととなった。
とが困難であるということである。この第２の欠点を生
じさせる原因は２つある。第１の原因は、アクセスされ
たメモリセルからビットラインに情報を読出す際、当該
メモリセル内のトランジスタを通して前記定常的な電流
を引き込みながら且つ同時に該ビットライン上に情報を
移し代えるわけであるから、当にちに読出し速度にブレ
ーキがかけられてしまうことである。第２の原因として
はｇｓ （相互コンダクタンス）、主として前記ロー
ドトランジスタのｇ、が挙げられる。一般に、−アクセ
スタイムの向上を図るにはｇ、は大きければ大きい程良
いことが知られている。ところが、一方、ｇ、を大にす
るためにはトランジスタそのもののサイズを大にしなけ
ればならないことも良く知られている。この場合、集積
度の増大を図るべく、結局ｇ、を小にする方向に設計さ
れてしまうのが普通であり、このためにアクセスタイム
が犠牲となってしまうこととなった。
従って本発明の目的は上述した２つの欠点を排除可能な
半導体メモリ回路を提案することである。
半導体メモリ回路を提案することである。
上記目的に従い本発明は、ロードトランジスタのｇ６を
アクセス時における情報によって見かけ上可変とし、従
来の定常的な電流を当該情報に応じて制御するようにし
たことを特徴とするものである。
アクセス時における情報によって見かけ上可変とし、従
来の定常的な電流を当該情報に応じて制御するようにし
たことを特徴とするものである。
以下図面に従って本発明を説明する。
第１図は一般的なスタティック形半導体メモリ回路を示
す回路図である。本図において、ＢＬおよび■は一対の
ビットラインであり、該一対のビットライン（ＢＬ 、
肛）に接続して多数個のメモリセルＭＣが配設される。
す回路図である。本図において、ＢＬおよび■は一対の
ビットラインであり、該一対のビットライン（ＢＬ 、
肛）に接続して多数個のメモリセルＭＣが配設される。
該一対のビットライン（ＢＬ。
ＢＬ）には又、一対のロードトランジスタ（ｑ＋、ａｔ
）がそれぞれ挿入される。一方、メモリセルＭＣにはワ
ードライン札が接続しており、前記ビットラインおよび
ワードラインによって所望のメモリセル肛が捕捉される
。なお、実際には多数個のメモリセル、多数対のビット
ラインおよび多数本のワードラインが存在するが図示し
ていない。又、各ビットライン対には情報書込み用のラ
イトバンファおよび情報読出し用のセンスアンプが設け
られているが図示していない。
）がそれぞれ挿入される。一方、メモリセルＭＣにはワ
ードライン札が接続しており、前記ビットラインおよび
ワードラインによって所望のメモリセル肛が捕捉される
。なお、実際には多数個のメモリセル、多数対のビット
ラインおよび多数本のワードラインが存在するが図示し
ていない。又、各ビットライン対には情報書込み用のラ
イトバンファおよび情報読出し用のセンスアンプが設け
られているが図示していない。
今仮にメモリセルＭＣ０ＢＬ側に論理Ｌ（従って孔側に
論理Ｈ）がストアされているものとし、目、っ今当該メ
モリセル肛がワードライン札によりアクセスされたもの
とする。この場合の各トランジスタの状態は先ず、論理
りおよびＨが図示するようにストアされていることから
トランジスタＱｓがオン、トランジスタＱ、がオフであ
る。そして、ワードラインーＬよりアクセスがあったこ
とからトランジスタＱ、およびトランジスタＱ４が共に
オンとなる。
論理Ｈ）がストアされているものとし、目、っ今当該メ
モリセル肛がワードライン札によりアクセスされたもの
とする。この場合の各トランジスタの状態は先ず、論理
りおよびＨが図示するようにストアされていることから
トランジスタＱｓがオン、トランジスタＱ、がオフであ
る。そして、ワードラインーＬよりアクセスがあったこ
とからトランジスタＱ、およびトランジスタＱ４が共に
オンとなる。
そうすると、トランジスタＱ、およびＱ５が共にオンに
なることから、電［（Ｖｃｃ）よりアース（ＧＮＤ）に
向って図中点線のルートで、トランジスタＱ、を通し、
電流ｉが流れる。これは、当該メモリセルＭＣがアクセ
スされ続けている限り定常的に流れるものであり、これ
が前述した定常的な電流である。
なることから、電［（Ｖｃｃ）よりアース（ＧＮＤ）に
向って図中点線のルートで、トランジスタＱ、を通し、
電流ｉが流れる。これは、当該メモリセルＭＣがアクセ
スされ続けている限り定常的に流れるものであり、これ
が前述した定常的な電流である。
これは、とりもなおさず消費電力の無駄となって現われ
る（既述の第１の欠点）、一方、読出しアクセス時につ
いてみると、この定常的な電流ｉをトランジスタＱ１お
よびＱ５で引きながら続出し動作を行なうことになるか
ら、メモリセルＭＣからみると、ビットラインＢＬの容
量負荷のみならずこの定常的な電流負荷も重量した形で
読出し動作を行なわなければならずアクセスタイムの高
速化が図れない（既述の第２の欠点）。
る（既述の第１の欠点）、一方、読出しアクセス時につ
いてみると、この定常的な電流ｉをトランジスタＱ１お
よびＱ５で引きながら続出し動作を行なうことになるか
ら、メモリセルＭＣからみると、ビットラインＢＬの容
量負荷のみならずこの定常的な電流負荷も重量した形で
読出し動作を行なわなければならずアクセスタイムの高
速化が図れない（既述の第２の欠点）。
そこで上述の欠点を排除すべく本発明はロードトランジ
スタ（Ｑｌ、 Ｑｔ）のｇ、に着目する。つまり、消費
電力およびアクセスタイムに関しこれらを改良するよう
に適宜ｇ、を可変とする。具体的には、既述の如く、ア
クセスタイムの向上に関してはｇ、を大にし、又、消費
電力については前記電流ｉの立上り以降ｇいを小にする
。ところが一般にこのｇ、は固定的で且つ相対的に小で
ある。
スタ（Ｑｌ、 Ｑｔ）のｇ、に着目する。つまり、消費
電力およびアクセスタイムに関しこれらを改良するよう
に適宜ｇ、を可変とする。具体的には、既述の如く、ア
クセスタイムの向上に関してはｇ、を大にし、又、消費
電力については前記電流ｉの立上り以降ｇいを小にする
。ところが一般にこのｇ、は固定的で且つ相対的に小で
ある。
小であるのは実装密度を上げるためである。このため本
発明ではこのｇｏを適宜可変にするよう“レヘ７Ｌ／コ
ンバータ”ヲ導入する。このレベルコンバータは一対存
在し、それぞれ対応する前記一対のビットライン（ＢＬ
、 ｆ［、）に現われる論理信号をレベル反転して、
それぞれ対応する前記一対のロードトランジスタの各制
御電極に印加する働きをなす。
発明ではこのｇｏを適宜可変にするよう“レヘ７Ｌ／コ
ンバータ”ヲ導入する。このレベルコンバータは一対存
在し、それぞれ対応する前記一対のビットライン（ＢＬ
、 ｆ［、）に現われる論理信号をレベル反転して、
それぞれ対応する前記一対のロードトランジスタの各制
御電極に印加する働きをなす。
第２図は本発明に係る半導体メモリ回路の原理構成を示
す回路図である。本図において゛、第１図と同一の構成
要素には同一の参照記号を付して示す。従って、本図の
ＬＣ＋およびしＣ２が本発明の原理に基づき導入された
一対のレベルコンバータである。レベルコンバータＬＣ
，およびしＣ１はそれぞれ、ビットラインＢＬおよび肛
の論理信号を受信してレベルｇ：、ｔｏし、これらをそ
れぞれロードトランジスタＱ、およびＱ２の各制御電極
（図ではＦＥＴのゲート）に印加する。
す回路図である。本図において゛、第１図と同一の構成
要素には同一の参照記号を付して示す。従って、本図の
ＬＣ＋およびしＣ２が本発明の原理に基づき導入された
一対のレベルコンバータである。レベルコンバータＬＣ
，およびしＣ１はそれぞれ、ビットラインＢＬおよび肛
の論理信号を受信してレベルｇ：、ｔｏし、これらをそ
れぞれロードトランジスタＱ、およびＱ２の各制御電極
（図ではＦＥＴのゲート）に印加する。
第２図に示す原理構成を有する回路の動作は次のとおり
である。第１図の説明を再び用いると、トランジスタＱ
Ｓ側がＬｌ トランジスタＱ、側がＨの状態でワードラ
イン札により当該メモリセル肛がアクセスされると、先
ずは前記の電流ｉが立上る。
である。第１図の説明を再び用いると、トランジスタＱ
Ｓ側がＬｌ トランジスタＱ、側がＨの状態でワードラ
イン札により当該メモリセル肛がアクセスされると、先
ずは前記の電流ｉが立上る。
この・電流ｉが立上る以前はビットラインＢＬの論理レ
ベルは十分にＬに引き込まれておらずむしろＨのレベル
にある。このビットラインＢＬのレベルＨヲ、レベルコ
ンバータＬＣ＋ により十分にレベル変換して、ロード
トランジスタしのゲートに、十分高いＨレベルとして印
加している。すると、該ロードトランジスタＱ、は十分
にオン状態を維持していることになる（ ｇｍ大）。こ
のオン状態で、先のように、メモリセルＭＣがアクセス
されれば電流ｉは急速に立上ることになる。そしてこの
電流ｉはトランジスタＱ＊ 、 （ｌｋを経てアース（
ＧＮＤ）に引き込まれビットラインＢしの論理はＬに向
って落ち込む。すると今度は、レベルコンバータＬＣ，
はこのＬに落ち込む論理レベルを十分にレベル変換する
ことになるから、ロードトランジスタＱ、のゲートには
十分低いＬレベルが印加される。このため、ロードトラ
ンジスタＱ、は急速にオフになってしまい、その後この
オフ状態を維持する（ ｇｍ小）。
ベルは十分にＬに引き込まれておらずむしろＨのレベル
にある。このビットラインＢＬのレベルＨヲ、レベルコ
ンバータＬＣ＋ により十分にレベル変換して、ロード
トランジスタしのゲートに、十分高いＨレベルとして印
加している。すると、該ロードトランジスタＱ、は十分
にオン状態を維持していることになる（ ｇｍ大）。こ
のオン状態で、先のように、メモリセルＭＣがアクセス
されれば電流ｉは急速に立上ることになる。そしてこの
電流ｉはトランジスタＱ＊ 、 （ｌｋを経てアース（
ＧＮＤ）に引き込まれビットラインＢしの論理はＬに向
って落ち込む。すると今度は、レベルコンバータＬＣ，
はこのＬに落ち込む論理レベルを十分にレベル変換する
ことになるから、ロードトランジスタＱ、のゲートには
十分低いＬレベルが印加される。このため、ロードトラ
ンジスタＱ、は急速にオフになってしまい、その後この
オフ状態を維持する（ ｇｍ小）。
かくの如く、ロードトランジスタＱ＋がメモリセル閥の
アクセス後急速にオフになることは極めて有益である。
アクセス後急速にオフになることは極めて有益である。
というのは、メモリセル肛がアクセスされると共に電流
ｉが急速に減少するから、メモリセルＭＣからみたとき
、情報の続出し動作中、本来のビットラインの容量負荷
のみが存在し最早、電流負荷（電流ｉの引込みによる負
荷）は存在しなくなるにれはアクセスタイムの向上につ
ながり、既述の第２の欠点を排除したことになる。同時
に、電流ｉが急速に減少し目つそのままほぼ零を維持す
るということは、消費電力の改善につながり、既述の第
１の欠点を排除したことになる。
ｉが急速に減少するから、メモリセルＭＣからみたとき
、情報の続出し動作中、本来のビットラインの容量負荷
のみが存在し最早、電流負荷（電流ｉの引込みによる負
荷）は存在しなくなるにれはアクセスタイムの向上につ
ながり、既述の第２の欠点を排除したことになる。同時
に、電流ｉが急速に減少し目つそのままほぼ零を維持す
るということは、消費電力の改善につながり、既述の第
１の欠点を排除したことになる。
上述した第２図の原理構成によれば上記ｇ。を変化させ
るための論理信号を自らの側より得る、いわゆる自己帰
還形となっている。しかし：ながら本発明の原理はその
ような自己帰還形によってのみ実現されるべきものでは
ない。すなわち、ｇｍを変化させるための論理信号を相
手側より得る、いわゆる相互帰還形とすることによって
も上記原理の実現は可能である。これは、メモリセルＰ
ＩＣにおけるビットライン対（ＢＬ 、 ［）の論理の
相補性に着目したものである。その構成を第３図におい
て明らかにする。
るための論理信号を自らの側より得る、いわゆる自己帰
還形となっている。しかし：ながら本発明の原理はその
ような自己帰還形によってのみ実現されるべきものでは
ない。すなわち、ｇｍを変化させるための論理信号を相
手側より得る、いわゆる相互帰還形とすることによって
も上記原理の実現は可能である。これは、メモリセルＰ
ＩＣにおけるビットライン対（ＢＬ 、 ［）の論理の
相補性に着目したものである。その構成を第３図におい
て明らかにする。
第３図は本発明に基づく半導体メモリ回路の実施例を示
す回路図である。本図において、第１図と同一の構成要
素には同一の参照記号を付して示す。ここにＬＣおよび
ぽか本発明に基づくレベルコンバータであり、これらレ
ベルコンバータＬＣ，巳は、レベル反転機能（Ｈ−Ｌ、
Ｌ−Ｈ）を有するものであり、これをもって既述のレベ
ルコンバータＬＣ＋、 Ｌ、Ｃｔに代える。このレベル
反転は、上記のビットライン対の論理の相補性すなわち
（ＢＬ＝旧ＢＬ＝Ｌ）又は（ＢＬ＝Ｌ、ＢＬ＝Ｈ）なる
関係を、上記の相互帰還形に適合させるために必要であ
る。
す回路図である。本図において、第１図と同一の構成要
素には同一の参照記号を付して示す。ここにＬＣおよび
ぽか本発明に基づくレベルコンバータであり、これらレ
ベルコンバータＬＣ，巳は、レベル反転機能（Ｈ−Ｌ、
Ｌ−Ｈ）を有するものであり、これをもって既述のレベ
ルコンバータＬＣ＋、 Ｌ、Ｃｔに代える。このレベル
反転は、上記のビットライン対の論理の相補性すなわち
（ＢＬ＝旧ＢＬ＝Ｌ）又は（ＢＬ＝Ｌ、ＢＬ＝Ｈ）なる
関係を、上記の相互帰還形に適合させるために必要であ
る。
しかし、基本的な動作原理および効果は、第２図を用い
て説明したのとほぼ同様である。
て説明したのとほぼ同様である。
最後にレベルコンバータの具体例を掲げておく。
レベルコンバータ（ＬＣ、ＬＣ）は最も単純には共にイ
ンバータで良い。インバータは極めて一般的であり、Ｆ
ＥＴが２個直列接続されたものである。その形態はＣＭ
ＯＳ回路でも、Ｅ （Ｅｎｈａｎｃｅｍｅｎｔ） ／
Ｄ（Ｄｅｐｌｅｔｉｏｎ）形回路でも構わない、 Ｃ
ＭＯＳ回路でアレば、ロードトランジスタのゲートに対
する定常電流がほぼ零となり、消費電力の点で好ましい
。
ンバータで良い。インバータは極めて一般的であり、Ｆ
ＥＴが２個直列接続されたものである。その形態はＣＭ
ＯＳ回路でも、Ｅ （Ｅｎｈａｎｃｅｍｅｎｔ） ／
Ｄ（Ｄｅｐｌｅｔｉｏｎ）形回路でも構わない、 Ｃ
ＭＯＳ回路でアレば、ロードトランジスタのゲートに対
する定常電流がほぼ零となり、消費電力の点で好ましい
。
然しＥ／Ｄ形の回路を使用しても、ロードトランジスタ
のゲート容量はビットライン容量に比べれば極少である
から、消費電力が問題となることは殆どない。
のゲート容量はビットライン容量に比べれば極少である
から、消費電力が問題となることは殆どない。
以上説明したように本発明によれば、従来に比してアク
セスタイムおよび消費電力の点で改良された半導体メモ
リ回路が実現される。
セスタイムおよび消費電力の点で改良された半導体メモ
リ回路が実現される。
第１図は一般的なスタティック形半導体メモリ回路を示
す回路図、第２図は本発明に係る半導体メモリ回路の原
理構成を示す回路図、第３図は本発明に基づく半導体メ
モリ回路の実施例を示す回路図である。 ＭＣ・・・メモリセル、 ＢＬ 、 ［・・・ビットライン対、 Ｑ＋ 、 Ｑｔ・・・ロードトランジスタ対、ＬＣ，ｒ
：ｃ・・・レベルコンバータ、ＷＬ・・・ワードライン
。 第１図 第２図
す回路図、第２図は本発明に係る半導体メモリ回路の原
理構成を示す回路図、第３図は本発明に基づく半導体メ
モリ回路の実施例を示す回路図である。 ＭＣ・・・メモリセル、 ＢＬ 、 ［・・・ビットライン対、 Ｑ＋ 、 Ｑｔ・・・ロードトランジスタ対、ＬＣ，ｒ
：ｃ・・・レベルコンバータ、ＷＬ・・・ワードライン
。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、第１のビットラインおよび第２のビットラインから
なる一対のビットラインと、 該一対のビットラインに接続するメモリセルと、前記第
１および第２のビットラインにそれぞれ挿入される第１
ロードトランジスタおよび第２ロードトランジスタから
なる一対のロードトランジスタと、 前記メモリセルをアクセスするためのワードラインとを
含んでなる半導体メモリ回路において、第１のレベルコ
ンバータおよび第２のレベルコンバータからなる一対の
レベルコンバータを設け、該第１および第２のレベルコ
ンバータは、それぞれ前記第２および第１のビットライ
ンの各々に現れる論理Ｈ又は論理Ｌの各論理信号をレベ
ル反転してそれぞれ前記第１および第２のロードトラン
ジスタの各制御電極に印加することを特徴とする半導体
メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255832A JPS61113183A (ja) | 1985-11-16 | 1985-11-16 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255832A JPS61113183A (ja) | 1985-11-16 | 1985-11-16 | 半導体メモリ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136066A Division JPS5841484A (ja) | 1981-09-01 | 1981-09-01 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61113183A true JPS61113183A (ja) | 1986-05-31 |
| JPH0226318B2 JPH0226318B2 (ja) | 1990-06-08 |
Family
ID=17284221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255832A Granted JPS61113183A (ja) | 1985-11-16 | 1985-11-16 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61113183A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119133A (en) * | 1976-03-31 | 1977-10-06 | Toshiba Corp | Mos dynamic memory |
| JPS57150191A (en) * | 1981-03-09 | 1982-09-16 | Fujitsu Ltd | Asynchronous type static mos memory |
-
1985
- 1985-11-16 JP JP60255832A patent/JPS61113183A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119133A (en) * | 1976-03-31 | 1977-10-06 | Toshiba Corp | Mos dynamic memory |
| JPS57150191A (en) * | 1981-03-09 | 1982-09-16 | Fujitsu Ltd | Asynchronous type static mos memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226318B2 (ja) | 1990-06-08 |
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