JPS61248613A - クロツク抽出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル信号系列中からクロック成分を
抽出するクロック抽出回路に関するものでおる。

〔従来の技術〕

第３図は従来のクロック抽出回路を示す回路図であり、
図に於て、（１）は入力端子、（２）は周波数ＦＮＨｚ
の発振器、（３）は入力端子（１）に入力された信号の
エツジを検出するエツジ検出回路、（４）はＮ個のクロ
ックパルスを計数して桁上げパルスを出力するＮ進カウ
ンタ、（５）は第１の入力側をエツジ検出回路（３）の
出力端子に接続し、第２の入力側をＮ進カウンタ（４）
の出力側に接続したＯＲゲート、（６）はワンショット
マルチバイブレータ、（７）はワンショットマルチバイ
ブレータ（６）の出力端子である。また、ＯＲゲート（
５）の出力側はワンショットマルチバイブレータ（６）
の入力側とカウンタ（４）のリセット端子に接続されて
いる。

なお、第４図はエツジ検出回路（３）の詳細な回路図で
アシ、第４図に於て、（８）はデータ入力端子、（９）
はクロック入力端子、α０はＤフリップフロップ、（１
１）はＤ入力側がＤフリップフロップα０）の正相出力
側に接続されたＤフリップフロップ、（１２）は第１の
入力側をＤフリップフロップα０）の正相出力側に接続
し、第２の入力側をＤフリップフロップ（Ｕ）の逆相出
力側に接続したＡＮＤゲート、（１３）はＡＮＤゲ−）
（１２）の出力端子である。なお、入力端子（１）とデ
ータ入力端子（８）とが接続され、クロック入力端子（
９）と発振器（２）の出力側とが接続され、出力端子（
１３）とＯＲゲート（５）の１入力端とが接続されてい
る。

次に動作について説明する。第５図は各部のタイムチャ
ートを示す図である。ｑｏｌ）は発振器（２）の出力、
００つはＮ進カウンタ（４）の出力、（０＄は入力端子
（１）に印加される入力、０（イ）はエツジ検出回路（
３）の出力、００つはＯＲゲート（５）の出力、α（ト
）はワンショットマルチバイブレータ（６）の出力を夫
々示す。

Ｄフリップフロップα０）及び（６）は発振器（２）の
出力（１０１）の立上り時点でＤ入力を取込む。（但し
、Ｄフリップフロップα０）は立上りで取込み、Ｄフリ
ップフロップαυは立下りで取込むようにしてもよい。

）従って、入力０（Ｘ３）が論理値“０″似下“０“と
略称する。）であった時には、Ｄフリップフロップ００
）の正相出力は“０゛となシ、この“０゛の信号をＤ入
力としているＤフリップフロップ但）の逆相出力は論理
値“１゛（以下、“１“と略称する）である。よって、
ＡＮＤゲート０ノの出力は“０″となシ、これはエツジ
抽出回路（３）の出力０（６）の論理値となる。

エツジ抽出回路（３）の入力α■が“１°となると、発
振器（２）の出力（１０１）の立上り時点で、Ｄフリッ
プフロップ（１０）の正相出力は“０“から“１″とな
ｆｉ、ＡＮＤゲート＠の出力、即ちエツジ検出回路（３
）の出力０（ロ）は１となる。

入力００１）は次の立上シ時点で“１“の信号をＤ入力
しているＤフリップフロップ（２）は、この入力を取込
んで、逆相出力として“０゛を出力するので、この時、
ＡＮＤゲート四の出力即ちエツジ検出回路（３）の出力
■は“０″となる。上述のようにして、入力α（ロ）の
入力信号に対してエツジ検出回路（３）の出力■は第５
図のようになる。

一方、Ｎ進カウンタ（４）をここではＮ＝６とすると、
エツジ検出回路（３）の出力に）が“０゛である限シ、
カウンタ（４）は発振器（２）の出力■１）のクロック
を６箇カウントする毎に出力（ハ）としてパルスを発生
し、自カラノパルスでリセットされる。

さて、上述したように、入力（ハ）が“１゛となりエツ
ジ検出回路（３）からの出力（ロ）がカウンタ（４）の
出カッくルスの発生時点と関係ない時点でノくルスとな
って発生した場合、エツジ検出回路（３）の出力に）と
してのパルスはＯＲゲート（５）を経由してカウンタ（
４）をリセットする。このため、カウンタ（４）は改め
て発振器（２）の出力■１）のクロックをカウントし始
める。

従って、カウンタ（４）の出力（ハ）としてのノくルス
の位相は強制的にエツジ検出回路（３）の出力α（ロ）
の７（ルスの位相に応じて調整される。

なお、カウンタ（４）の出力（６）のパルスに遅れてエ
ツジ検出回路（３）の出力（ｉ（ロ）のパルスが発生す
ると、ＯＲゲートの出力に）の様に２ケのパルスが近接
して発生するが、ワンショットマルチバイブレータ（６
）の出力パルス幅を発振器（２）の出力Ｑ０１）の３か
ら５クロック幅程度に設定すれば、出力（９）の近接し
た２ケのパルスはワンショットマルチバイブレータ（６
）の出力（ロ）の様に１つのパルスとなって出力される
。

〔発明が解決しようとする問題点〕

従来のクロック抽出回路は以上の様に構成されているの
で、発振器の周波数を下げてＮ進カウンタのＮを小さく
するとクロック抽出感度が低下し、しかも位相誤差が大
となる。一方、発振器の周波数を上げてＮ進カウンタの
Ｎを大きくすると、クロック抽出感度は高くなるが、入
力データのノくターンジッタ等にも追随し、出力クロッ
クにジッタが漏れるなどの問題点があっだ０ この発明は上記のような問題点を解消するためになされ
たもので、クロック抽出感度を高くできるとともに、ジ
ッタ抑圧機能をもつことのできるクロック抽出回路を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るクロック抽出回路は、発振器のクロック
をＮ進カウンタに加えてＮ進カウンタの桁上げ用の第１
のパルスを出力させ、第１のパルスを第１のシフトレジ
スタに加えて第２のパルスを出力させ、第２のパルスを
Ｎ進カウンタに加えて第３のパルスを出力させ、フリッ
プフロップのセット側及びリセット側に第１のパルス及
び第３のパルスを夫々加えるようにし、エツジ検出回路
を入力パルスに対してそのエツジを検出して第４のパル
スを出力するようにし、ＡＮＤゲートでフリップフロッ
プの逆相出力とエツジ検出回路の出力との積をとるよう
にし、ＯＲゲートをＡＮＤゲートの出力と第２のパルス
との和をとって第５のパルスを発生させるようにし、こ
の第５のパルスによ＃）Ｎ進カウンタをリセットし、こ
の第５のパルスを出力するようにしたものである。

〔作用〕

この発明におけるクロック抽出回路は、第１のシフトレ
ジスタがＮ進カウンタから第１のパルスを入力してから
それのシフト期間経過後に第２のパルスによｐＮ進カウ
ンタはリセットされ、又、Ｎ進カウンタが第１のパルス
を出力してから第１及びＮ進カウンタのシフト期間が経
過する迄の間、第１のパルスによシフリップフロップが
　　　□セットされ、フリップフロップの逆相出力によ
シＡＮＤゲートを禁止させることによりエツジ検出　　
　□回路の出力が禁止され、第１及びＮ進カウンタのシ
フト期間経過後からＮ進カウンタが第１のパルスを出力
する迄の間、Ｎ進カウンタの第３のパルスによシフリッ
プフロップがリセットされ、フリップフロップの逆相出
力によシＡＮＤゲートを非禁止状態にし、エツジ検出回
路から第４のパルスの出力があった場合に、そのパルス
によｆｉＮ進カウンタをリセットして抽出クロックの位
相制御を行なう。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、（１）は入力端子、（２）は周波数Ｆ・（
Ｎ＋Ｍ）Ｈｚで矩形波を出力する発振器、（３）は第４
図のデータ入力端子（８）を入力端子（１）に接続し、
クロック入力端子（９）を発振器（２）の出力側に接続
したエツジ検出回路、（４）はクロック入力側を発振器
（２）の出力側に接続し、Ｎ個のクロックパルスを計数
して１個の桁上げ用のパルスを出力するＮ進カウンタ、
（ロ）は発振器（２）の出力をシフトクロックとして、
カウンタ（４）の出力パルスを入力とするＭビットの第
１のシフトレジスタ、に）は発振器（２）の出力をシフ
トクロックとして、シフトレジスタ（ロ）の出力パルス
を入力とするＭビットのＮ進カウンタ、αΦはカウンタ
（４）の出力側がセット端子に接続され、シフトレジス
タα０の出力側がリセット端子に接続されるＲ８−フリ
ップフロップ、σつはエツジ検出回路（３）の出力と７
リツプフロツプαΦの逆相出力との積をとるＡＮＤゲー
ト、（５）はＡＮＤゲートの出力と、シフトレジスタ０
→の出力との和をとるＯＲゲート、（７）はＯＲゲート
（５）の出力側に接続された出力端子である。

なお、上述したようにエツジ検出回路（３）の詳細は第
４図に示されている。

第２図は第１図の回路の各部の信号を示すタイムチャー
トである。に）はＮ進カウンタの出力、（２）はフリッ
プフロップαΦの正相出力、Φ（２）はフリップフロッ
プＱ６）の逆相出力、［Ｆ］３）は第１のシフトレジス
タ（→の出力、（ｉ１優はエツジ検出回路（３）の出力
、（３１５）はＯＲゲート（５）の出力であると共にこ
のクロック抽出回路の出力を夫々示す。又、（１１１ａ
）−４ｔｃ）は出力（ホ）のパルス、Φ３ａ）〜（１１
３ｃ）は出力ｄ１３）のパルス、（ｉ１４”）及びｄ１
４ｂ）は出力但→のパルス、Ｑ１５ａ）〜Φ帥は出力ω
つのパルスを夫々示している。

次に、この発明の動作について説明する。入力端子（１
）への入力が“０゛であり、エツジ検出回路（３）の出
力が“０°である時には、ＡＮＤゲート０７）の出力は
“０″であシ、ＯＲゲート（５）の出力は第１のシフト
レジスタ（ｉ→の出力のみに依存する。従って、Ｎ進カ
ウンタ（４）は第１のシフトレジスタ０４）の出力［Ｆ
］３）のパルスのみによってリセットされるので、Ｎ進
カウンタ（４）と第１のシフトレジスタ（１４）とＯＲ
ゲート（５）とから（Ｎ＋Ｍ）分周器の動作をし、周期
んでカウンタ（４）は、（０１ａ）及びｋｂ）で示して
いる桁上げパルスを出力する。

ここで、Ｎ進カウンタ（４）から桁上げパルス（１１１
ａ）が出力されると、このパルス（１１１ａ）によυセ
ットサしたフリップフロップαΦの正相出力釘（９）は
“１“となり、その逆相出力の抑は“０“となる。フリ
ップフロップ（１Φの逆相出力（Ｊ１２＄（“０“であ
る限ｐ、ＡＮＤゲートαつはエツジ検出回路（３）の出
力を禁止する。

この桁上げパルスα］ｌａ）が発生してから第１のシフ
トレジスタα→が発振器（２）からＭ個のクロックを入
力すると、第１のシフトレジスタα■はパルス０１３ａ
）を出力する。このパルス（１１３ａ）によｆｉＮ進カ
ウンタ（４）ハリセットされる。又、このパルスΦ３ａ
）　ハＮ進カウンタσつの入力となシ、Ｎ進カウンタα
つは、パルス［Ｆ］３ａ）を入力した後、発振器（２）
からＭ個のクロックを入力すると１つのパルスを７リツ
プフロツプ００に出力する。これによシリセットされた
フリップフロップ（Φの逆相出力（ロ）栃は“０１から
“１“に変化する。故に、Ｎ進カウンタ（４）が桁上げ
パルスを出力してから２Ｍ個のクロックが発生する迄の
間の７リツプフロツプαΦの逆相出力（０４ｂ）は“０
“である。

“０“である。

フリップフロップｑＯの逆相出力（１１２ｂ）が“１゛
である限ｐ、ＡＮＤゲートαつはエツジ検出回路（３）
の出力の禁止を解除する。

一方、パルスの３ａ）によりリセットされたＮ進カウン
タは、Ｎ個のクロックを入力すると桁上げパルス（ｌｌ
ｌｂ）を出力する。

パルスα１１ｂ）発生後、上述と同様の動作でフリップ
フロップ（１６）の逆相出力α１２ｂ）が“１″となっ
ている時に、入力端子（１）からの入力パルスによシエ
ツジ検出回路（３）はパルスα１４ａ）を出力すると、
このパルス（１１４ａ）はＡＮＤゲー）（１７）とＯＲ
ゲート（５）を介してＮ進カウンタ（４）をリセットす
る。従って、桁上げパルスα１１ｂ）を出力してからの
Ｎ進カウンタは、（Ｎ＋Ｑの個数のクロックを入力口な
い前で且つフリップフロップαΦの逆相出力が“１“の
間に発生したエツジ検出回路（３）の出力パルスによシ
リセットされて、カウントを最初から再開する。リセッ
トされたＮ進カウンタ（４）は（Ｎ個のクロックを入力
した時に、桁上げパルスｄｌｌｅ）を出力する。この桁
上げパルス□６１１Ｃ）によりフリップフロップ（１６
）の逆相出力Ｑ１２ｂ）は“０″となる。

フリップフロップｑ０がＮ進カウンタαのからパルスを
入力する迄の間、即ち、Ｎ進カウンタ（４）が桁上げパ
ルスを発生してから、発振器（２）から２Ｍ個のクロッ
クが発生する迄の間、逆相出力α１２ｂ）は“０“とな
シ、エツジ検出回路（３）の出力はＡＮＤゲーＮ）７）
によυ禁止される。従って、入力パルスが入力端子（１
）に与えられ、この人力パルスを検出したエツジ検出回
路（３）がパルスα１４ｂ）を出力しても、フリップフ
ロップαΦの逆相出力０彬は“Ｏ“なので、ＡＮＤゲー
Ｈ７）の出力は“０“となシ、Ｎ進カウンタ（４）はリ
セットされない。

出力０１５）において、パルス（１１５ａ）はパルス（
１１３ａ）によシ、パルスα１５ｂ）はパルスα１３ｂ
）によす、パルス（１１５ｅ）ハパルスα１４ａ）に基
づキ、パルスα１（ロ）は、パルスα獅によシ夫々発生
する。

なお、上記実施例では同期形のエツジ検出回路を示した
が、ワンショットマルチバイブレータ等の時定数回路を
設けても良い。

〔発明の効果〕

以上のように、この発明によれば、Ｎ進カウンタが桁上
げパルスを発生してから所定期間だけは、外部入力によ
るＮ進カウンタのリセットを制限するように構成したの
で、クロック抽出感度を低下させることなく、ジッタを
抑圧できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるクロック抽出回路の
回路図、第２図はこの発明の一実施例に対するタイムチ
ャート、第３図はこの発明の一実施例に適用したエツジ
検出回路の回路図、第４図は従来のクロック抽出回路の
回路図、第５図は従来のクロック抽出回路のタイムチャ
ートである０（１）は入力端子、（２）は発振器、（３
）はエツジ検出回路、（４）はＮ進カウンタ、（５）は
ＯＲゲート、（７）は出力端子、（８）はデータ入力端
子、（９）はクロック入力端子、（ＩＩと（２）はＤフ
リップフロップ、（ロ）はＡＮＤゲート、（ロ）はエツ
ジ検出回路の出力端子、α■は第１のシフトレジスタ、
（ト）はＮ進カウンタ（１６）はＲ８−フリップフロッ
プ、αツはＡＮＤゲート。 なお、図中、同一符号は同一、又は相当部分を示す。 第２図

Claims (1)

【特許請求の範囲】
1. 発振器と、この発振器からのクロックを計数して桁上げ
   の第１のパルスを出力するＮ進カウンタと、上記第１の
   パルスを入力し、上記発振器から所定数のシフト用クロ
   ックを入力して第２のパルスを出力する第１のシフトレ
   ジスタと、上記第２のパルスを入力し、上記発振器から
   所定数のシフト用クロックを入力して第３のパルスを出
   力する第２のシフトレジスタと、上記第１のパルス及び
   上記第３のパルスによりセット及びリセットされるフリ
   ップフロップと、上記発振器からのクロックを入力して
   、入力パルスの立上り及び立下りを検出して第４のパル
   スを出力するエッジ検出回路と、上記フリップフロップ
   の片方の出力と上記エッジ検出回路の出力との積をとつ
   て出力するＡＮＤゲートと、このＡＮＤゲートの出力と
   上記第１のシフトレジスタの出力との和をとつて第５の
   パルスを出力して、この第５のパルスにより上記Ｎ進カ
   ウンタをリセットするＯＲゲートとを設け、上記フリッ
   プフロップが第１のパルスを入力してから第３のパルス
   を入力する迄の間、上記フリップフロップは上記ＡＮＤ
   ゲートに低レベルの信号を出力して上記エッジの検出回
   路の出力を禁止させ、且つ上記ＯＲゲートの出力信号を
   出力とすることを特徴とするクロック抽出回路。