JPH02266554A - 集積回路パッケージ - Google Patents
集積回路パッケージInfo
- Publication number
- JPH02266554A JPH02266554A JP8697589A JP8697589A JPH02266554A JP H02266554 A JPH02266554 A JP H02266554A JP 8697589 A JP8697589 A JP 8697589A JP 8697589 A JP8697589 A JP 8697589A JP H02266554 A JPH02266554 A JP H02266554A
- Authority
- JP
- Japan
- Prior art keywords
- pins
- substrate
- holder
- pin
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/303—Assembling printed circuits with electric components, e.g. with resistors with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばＰＧ八（ビングリッドアレイ）等に使
用して好適な集積回路パッケージに関するものである。
用して好適な集積回路パッケージに関するものである。
近年、ＬＳＩの高集積化、高速化の進展に伴いアクセス
用の入出力ピン数が増加しており、このためＬＳＩを収
納する集積回路パッケージのビン数も増加している。
用の入出力ピン数が増加しており、このためＬＳＩを収
納する集積回路パッケージのビン数も増加している。
従来、この種の集積回路パッケージ止しては第５図に示
すようなものが採用されている。これを同図に基づいて
説明すると、同図において、符号１で示すものはその内
部にＬＳＩ（図示せず）を有し一例に多数のＩ／Ｏピン
２が突出するセラミック基板である。
すようなものが採用されている。これを同図に基づいて
説明すると、同図において、符号１で示すものはその内
部にＬＳＩ（図示せず）を有し一例に多数のＩ／Ｏピン
２が突出するセラミック基板である。
このように構成されたバフケージは、例えばプリント配
線板（図示せず）に１７０ビン２を各パッド（図示せず
）に接続することにより表面実装される。
線板（図示せず）に１７０ビン２を各パッド（図示せず
）に接続することにより表面実装される。
ところで、従来の集積回路パッケージにおいては、セラ
ミック基板ｌから下方に突出するＩ／Ｏピン２の数が多
くなる（１００ピン以上のＩ／Ｏピン２をもつ場合）と
、表面実装時に第５図に示すようにＩ／Ｏピン２が曲が
り易くなり、各１／Ｏピン２の先端位置精度にばらつき
が発生していた。このことは、特にパッケージ外形が大
型化（縦横寸法が３０ｍ■以上のパッケージサイズをも
つ場合）した場合には、反り変形によって無視すること
はできなかった。この結果、表面実装時にはＩ／Ｏピン
２とプリント配線板（図示せず）の接続が確実に行われ
ず、パッケージ実装上の信頼性が低下するという問題が
あった。
ミック基板ｌから下方に突出するＩ／Ｏピン２の数が多
くなる（１００ピン以上のＩ／Ｏピン２をもつ場合）と
、表面実装時に第５図に示すようにＩ／Ｏピン２が曲が
り易くなり、各１／Ｏピン２の先端位置精度にばらつき
が発生していた。このことは、特にパッケージ外形が大
型化（縦横寸法が３０ｍ■以上のパッケージサイズをも
つ場合）した場合には、反り変形によって無視すること
はできなかった。この結果、表面実装時にはＩ／Ｏピン
２とプリント配線板（図示せず）の接続が確実に行われ
ず、パッケージ実装上の信頼性が低下するという問題が
あった。
因に、ビン数が少なくかつパッケージ外形が小さい集積
回路用パッケージにあっては、プリント配線板の設計マ
ージンを大きくすること等により表面実装が可能となる
。
回路用パッケージにあっては、プリント配線板の設計マ
ージンを大きくすること等により表面実装が可能となる
。
本発明はこのような事情に鑑みてなされたもので、表面
実装時のビン接続を確実に行うことができ、もってパン
ケージ実装上の信頼性を向上させることができる集積回
路パッケージを提供するものである。
実装時のビン接続を確実に行うことができ、もってパン
ケージ実装上の信頼性を向上させることができる集積回
路パッケージを提供するものである。
本発明に係る集積回路パフケージは、半導体素子をその
内部に有し一側に多数のＩ／Ｏピンが突出する基板と、
この基板に設けられＩ／Ｏピンの基端部を保護する絶縁
体からなるホルダーとを備えたものである。
内部に有し一側に多数のＩ／Ｏピンが突出する基板と、
この基板に設けられＩ／Ｏピンの基端部を保護する絶縁
体からなるホルダーとを備えたものである。
本発明においては、ホルダーによって表面実装時のＩ／
Ｏピンの曲がり発生を防止することができる。
Ｏピンの曲がり発生を防止することができる。
〔実施例）
以下、本発明の構成等を図に示す実施例によって詳細に
説明する。
説明する。
第１図は本発明に係る集積回路パッケージを示す斜視図
、第２図および第３図は同じ（本発明における集積回路
パッケージの要部を示す正面図である。同図において、
符号１１で示すものは例えばＬＳＩ等の半導体素子（図
示せず）をその内部に有するセラミック基板で、全体が
平面視矩形状に形成されており、−側（裏側）には下方
に突出する多数の１７０ビン１２が設けられている。１
３は平板状のホルダーで、前記セラミック基板１１のビ
ン突出側に設けられており、全体が例えばセラミックス
からなる絶縁体によって形成されている。このホルダー
１３によって、前記Ｉ１０ピン１２の各基端部を保護し
、かつ各外部先端部を長さｌの等寸法に設定し得る。
、第２図および第３図は同じ（本発明における集積回路
パッケージの要部を示す正面図である。同図において、
符号１１で示すものは例えばＬＳＩ等の半導体素子（図
示せず）をその内部に有するセラミック基板で、全体が
平面視矩形状に形成されており、−側（裏側）には下方
に突出する多数の１７０ビン１２が設けられている。１
３は平板状のホルダーで、前記セラミック基板１１のビ
ン突出側に設けられており、全体が例えばセラミックス
からなる絶縁体によって形成されている。このホルダー
１３によって、前記Ｉ１０ピン１２の各基端部を保護し
、かつ各外部先端部を長さｌの等寸法に設定し得る。
このように構成された集積回路パンケージにおいては、
ホルダー１３によって第４図に示すようにプリント配線
板１４のバッド１５に対して表面実装する場合にＩ／Ｏ
ピン１２の曲がり発生を防止することができる。
ホルダー１３によって第４図に示すようにプリント配線
板１４のバッド１５に対して表面実装する場合にＩ／Ｏ
ピン１２の曲がり発生を防止することができる。
したがって、本実施例においては、各１／Ｏピン２の先
端位置を揃えることができるから、表面実装時のビン接
続を確実に行うことができる。
端位置を揃えることができるから、表面実装時のビン接
続を確実に行うことができる。
この場合、パフケージ製造時に予めホルダー１３に対し
てＩ１０ピン１２を挿入しておけば、Ｉ／Ｏピン１２の
外部露呈端部長さや先端位置精度を調整することができ
る。
てＩ１０ピン１２を挿入しておけば、Ｉ／Ｏピン１２の
外部露呈端部長さや先端位置精度を調整することができ
る。
また、本実施例においては、Ｉ／Ｏピン２の曲がり、外
部露呈端部長さおよび先端位置精度を管理できることは
、プリント配！’１ｌＦｉ１４に対するＩ／Ｏピン１２
の半田付は性が良好になる。
部露呈端部長さおよび先端位置精度を管理できることは
、プリント配！’１ｌＦｉ１４に対するＩ／Ｏピン１２
の半田付は性が良好になる。
なお、本実施例においては、ホルダー１３の材料として
セラミックである場合を示したが、本発明はこれに限定
されるものではなく、例えばテフロンあるいはポリイミ
ド等の有機樹脂を使用してもよく、この場合パッケージ
表面実装時の半田付は温度に耐久性があること２機械的
強度が比較的高いこと、物理的・化学的加工が簡単であ
ることおよびプリント配線板との熱膨張係数差を吸収す
ることができる等の利点がある。
セラミックである場合を示したが、本発明はこれに限定
されるものではなく、例えばテフロンあるいはポリイミ
ド等の有機樹脂を使用してもよく、この場合パッケージ
表面実装時の半田付は温度に耐久性があること２機械的
強度が比較的高いこと、物理的・化学的加工が簡単であ
ることおよびプリント配線板との熱膨張係数差を吸収す
ることができる等の利点がある。
また、本考案においては、ホルダー１３として例えば溶
剤等によって溶解、エツチング可能な材料で形成すれば
、プリント配線板（図示せず）に対するパンケージの表
面実装後に除去することができる。
剤等によって溶解、エツチング可能な材料で形成すれば
、プリント配線板（図示せず）に対するパンケージの表
面実装後に除去することができる。
因に、本発明におけるＩ／ＯピンＩ２の長さは、セラミ
ック基板１１とプリント配線板１４との熱膨張係数差に
起因して生じる熱ストレスを緩和するような寸法に設計
されている。
ック基板１１とプリント配線板１４との熱膨張係数差に
起因して生じる熱ストレスを緩和するような寸法に設計
されている。
以上説明したように本発明によれば、半導体素子をその
内部に有し一側に多数のＩ／Ｏピンが突出する基板と、
この基板に設けられ■／Ｏピンの基端部を保護する絶縁
体からなるホルダーとを備えたので、ホルダーによって
表面実装時におけるＩ／Ｏピンの曲がり発生を防止する
ことができる。したかって、各１１０ピンの先端位置を
揃えることができるから、表面実装時のビン接続を確実
に行うことができ、パッケージ実装上の信頌性を向上さ
せることができる。
内部に有し一側に多数のＩ／Ｏピンが突出する基板と、
この基板に設けられ■／Ｏピンの基端部を保護する絶縁
体からなるホルダーとを備えたので、ホルダーによって
表面実装時におけるＩ／Ｏピンの曲がり発生を防止する
ことができる。したかって、各１１０ピンの先端位置を
揃えることができるから、表面実装時のビン接続を確実
に行うことができ、パッケージ実装上の信頌性を向上さ
せることができる。
第１図は本発明に係る集積回路パッケージを示す斜視図
、第２図および第３図は同じく本発明における集積回路
パッケージの要部を示す正面図、第４図はプリント配線
板に対する集積回路パッケージの実装例を示す断面図、
第５図は従来の集積回路パッケージの不良例を示す正面
図である。 １１・・・・セラミック基板、１２・・・司１０ピン、
１３・・・・ホルダー、１４・・・・プリント配線板。 特許出願人 日本電気株式会社
、第２図および第３図は同じく本発明における集積回路
パッケージの要部を示す正面図、第４図はプリント配線
板に対する集積回路パッケージの実装例を示す断面図、
第５図は従来の集積回路パッケージの不良例を示す正面
図である。 １１・・・・セラミック基板、１２・・・司１０ピン、
１３・・・・ホルダー、１４・・・・プリント配線板。 特許出願人 日本電気株式会社
Claims (1)
- 半導体素子をその内部に有し一側に多数のＩ／Ｏピンが
突出する基板と、この基板に設けられ前記Ｉ／Ｏピンの
基端部を保護する絶縁体からなるホルダーとを備えたこ
とを特徴とする集積回路パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1086975A JP2722639B2 (ja) | 1989-04-07 | 1989-04-07 | 集積回路パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1086975A JP2722639B2 (ja) | 1989-04-07 | 1989-04-07 | 集積回路パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02266554A true JPH02266554A (ja) | 1990-10-31 |
| JP2722639B2 JP2722639B2 (ja) | 1998-03-04 |
Family
ID=13901874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1086975A Expired - Lifetime JP2722639B2 (ja) | 1989-04-07 | 1989-04-07 | 集積回路パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722639B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11060859B2 (en) * | 2016-04-04 | 2021-07-13 | Tetechs Inc. | Methods and systems for thickness measurement of multi-layer structures |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344457U (ja) * | 1986-09-10 | 1988-03-25 | ||
| JPS6471158A (en) * | 1987-09-11 | 1989-03-16 | Nec Corp | Case for integrated circuit chip |
-
1989
- 1989-04-07 JP JP1086975A patent/JP2722639B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344457U (ja) * | 1986-09-10 | 1988-03-25 | ||
| JPS6471158A (en) * | 1987-09-11 | 1989-03-16 | Nec Corp | Case for integrated circuit chip |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2722639B2 (ja) | 1998-03-04 |
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