JPH02266559A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02266559A JPH02266559A JP1088949A JP8894989A JPH02266559A JP H02266559 A JPH02266559 A JP H02266559A JP 1088949 A JP1088949 A JP 1088949A JP 8894989 A JP8894989 A JP 8894989A JP H02266559 A JPH02266559 A JP H02266559A
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- Pending
Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関する。
第２図は従来のＣＭＯ３）−ランジスタの一例の断面図
である。
である。
Ｓｉ基板１にｐ型Ｓｉ層３をエピタキシャル成長させる
。このｐ型Ｓｔ層３にｎウェル４を形成する。
。このｐ型Ｓｔ層３にｎウェル４を形成する。
ｎウェル４内にゲート酸化膜５ａ、ゲート電極６ａ、ｐ
型ソース・ドレイン領域７からなるｐチャネルＭＯ−Ｓ
トランジスタを形成する。その際のｐ型Ｓｉ層３にゲー
ト酸化膜５ｂ、ゲート電極６ｂ、ｎ型ソース・ドレイン
領域８からなるｎチャネルＭＯＳトランメタを形成する
。
型ソース・ドレイン領域７からなるｐチャネルＭＯ−Ｓ
トランジスタを形成する。その際のｐ型Ｓｉ層３にゲー
ト酸化膜５ｂ、ゲート電極６ｂ、ｎ型ソース・ドレイン
領域８からなるｎチャネルＭＯＳトランメタを形成する
。
上述のように、Ｓｉ及びＧｅの単元素のみで作られた半
導体基板は、ＣｒドープＧａＡｓやＦｅドープＩｎＰの
ような半絶縁性基板がないため、例えばＬＳＩハンドブ
ック、電子通信学会編、４０２頁にあるように、寄生サ
イリスタや寄生トランジスタによるラッチアップ現象が
起こる。第２図で説明すると、ｐ型ソース・ドレイン領
域７とｎウェル６とｐ型Ｓｉ基板１とｎ型ソース・ドレ
イン領域８とで寄生ｐｎｐｎサイリスタが形成される。
導体基板は、ＣｒドープＧａＡｓやＦｅドープＩｎＰの
ような半絶縁性基板がないため、例えばＬＳＩハンドブ
ック、電子通信学会編、４０２頁にあるように、寄生サ
イリスタや寄生トランジスタによるラッチアップ現象が
起こる。第２図で説明すると、ｐ型ソース・ドレイン領
域７とｎウェル６とｐ型Ｓｉ基板１とｎ型ソース・ドレ
イン領域８とで寄生ｐｎｐｎサイリスタが形成される。
これを避けるためには前記文献１３２頁にあるようなト
レンチアイソレーション等の極めて複雑な工程を要する
という欠点があった。
レンチアイソレーション等の極めて複雑な工程を要する
という欠点があった。
本発明の半導体装置は、シリコン基板と、該シリコン基
板上に形成された半絶縁性鉄ドープリン化ガリウム層と
、該鉄ドープリン化ガリウム層の−Ｆに形成されたｐ型
またはｎ型のシリコン層と、該シリコン層に形成された
半導体素子とを含んで構成される。
板上に形成された半絶縁性鉄ドープリン化ガリウム層と
、該鉄ドープリン化ガリウム層の−Ｆに形成されたｐ型
またはｎ型のシリコン層と、該シリコン層に形成された
半導体素子とを含んで構成される。
ＦｅドープＧａＰ、ＣｒドープＧａＡｓは、高抵抗であ
ることは公知である。ＳｉとＧａＰのへテロ接合につい
ては、例えばニス・エル・ライト（Ｓ、Ｌ、Ｗｒｉｇｈ
ｔ）等ジャーナル・オブ・アプライド・フィジックス（
Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ
Ｓ）第５５巻８号２９１６頁に記載されているように、
分子線エビタキシャ（Ｍ Ｂ Ｅ ）法を用いることに
より良好な結晶性をもってエピタキシャル成長できる。
ることは公知である。ＳｉとＧａＰのへテロ接合につい
ては、例えばニス・エル・ライト（Ｓ、Ｌ、Ｗｒｉｇｈ
ｔ）等ジャーナル・オブ・アプライド・フィジックス（
Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ
Ｓ）第５５巻８号２９１６頁に記載されているように、
分子線エビタキシャ（Ｍ Ｂ Ｅ ）法を用いることに
より良好な結晶性をもってエピタキシャル成長できる。
従って、Ｓｉ基板上に半絶縁性ＧａＰを、更にその上に
Ｓｉ層を成長させ、このＳｉ層内に素子を作り込むこと
で、それぞれの素子はＳｉ基板から絶縁され、相互干渉
効果やラッチアップ現象は起こらない。
Ｓｉ層を成長させ、このＳｉ層内に素子を作り込むこと
で、それぞれの素子はＳｉ基板から絶縁され、相互干渉
効果やラッチアップ現象は起こらない。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の断面図である。
Ｓｔ基板１上にＭＢＥによりＦｅドープＧａＰ１２、ｐ
型Ｓｉ層３を順次積層する。ＦｅドープＧａＰ ）台２
は半絶縁性であり、Ｓｉに格子定数が近いため、格子不
整合に起因する結晶欠陥の発生が少ないので好適である
。ｐ型Ｓｉ屑３中にイオン注入法によりｎ型ウェル６を
形成する。ゲート酸化膜４ａ、４ｂ、ゲート電極５ａ、
５ｂを通常の方法で形成し、ｎウェル６内にｐ型ンース
・ドレイン領域７、その隣のｐ型Ｓｉ［３にｎ型ソース
・ドレイン領域８を形成し、ｐ及びｎチャネルＭＯＳト
ランジスタを形成する。
型Ｓｉ層３を順次積層する。ＦｅドープＧａＰ ）台２
は半絶縁性であり、Ｓｉに格子定数が近いため、格子不
整合に起因する結晶欠陥の発生が少ないので好適である
。ｐ型Ｓｉ屑３中にイオン注入法によりｎ型ウェル６を
形成する。ゲート酸化膜４ａ、４ｂ、ゲート電極５ａ、
５ｂを通常の方法で形成し、ｎウェル６内にｐ型ンース
・ドレイン領域７、その隣のｐ型Ｓｉ［３にｎ型ソース
・ドレイン領域８を形成し、ｐ及びｎチャネルＭＯＳト
ランジスタを形成する。
ｎチャネルＭＯＳトランジスタ領域とｐチャネルＭＯＳ
トランジスタ領域との分離は、ＣＦ４ガスを用いた反応
性イオンエツチング法を用いた。この方法は、ＳｉとＧ
ａＰとのエツチング比が大きくとれるため、電子の走行
領域のみをエツチングすることが可能である。
トランジスタ領域との分離は、ＣＦ４ガスを用いた反応
性イオンエツチング法を用いた。この方法は、ＳｉとＧ
ａＰとのエツチング比が大きくとれるため、電子の走行
領域のみをエツチングすることが可能である。
上記実施例では、ｐ型Ｓｉ層３にＣＭＯ３）ランジスタ
を形成したが、バイポーラトランジスタ、ダイオード、
抵抗等を形成しても良いことはもちろＸ７である。
を形成したが、バイポーラトランジスタ、ダイオード、
抵抗等を形成しても良いことはもちろＸ７である。
本発明に依れば、相互干渉効果やラッチアップ現象の無
い半導体装置の作製が非常に容易となるという効果が得
られる。
い半導体装置の作製が非常に容易となるという効果が得
られる。
第１図は本発明の一実施例の断面図、第２図は従来のＣ
ＭＯＳトランジスタの一例の断面図である。 １・・・Ｓｉ基板、２・・・ＦｅドープＧａＰ層、３・
・・ｐ型Ｓｉ層、４ａ、４ｂ・・・ゲート酸化膜、５ａ
、５ｂ・・・ゲート電極、６・・・ｎウェル、７・・・
ｐ型ソース・ドレイン領域、８・・・ｎ型ソース・ドレ
イン領域。
ＭＯＳトランジスタの一例の断面図である。 １・・・Ｓｉ基板、２・・・ＦｅドープＧａＰ層、３・
・・ｐ型Ｓｉ層、４ａ、４ｂ・・・ゲート酸化膜、５ａ
、５ｂ・・・ゲート電極、６・・・ｎウェル、７・・・
ｐ型ソース・ドレイン領域、８・・・ｎ型ソース・ドレ
イン領域。
Claims (1)
- シリコン基板と、該シリコン基板上に形成された半絶縁
性鉄ドープリン化ガリウム層と、該鉄ドープリン化ガリ
ウム層の上に形成されたｐ型またはｎ型のシリコン層と
、該シリコン層に形成された半導体素子とを含むことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088949A JPH02266559A (ja) | 1989-04-06 | 1989-04-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088949A JPH02266559A (ja) | 1989-04-06 | 1989-04-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02266559A true JPH02266559A (ja) | 1990-10-31 |
Family
ID=13957120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088949A Pending JPH02266559A (ja) | 1989-04-06 | 1989-04-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02266559A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100938A (ja) * | 1984-10-22 | 1986-05-19 | Seiko Epson Corp | 半導体装置 |
-
1989
- 1989-04-06 JP JP1088949A patent/JPH02266559A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100938A (ja) * | 1984-10-22 | 1986-05-19 | Seiko Epson Corp | 半導体装置 |
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