JPH02266567A - スイッチング素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスイッチング電源等に使用される自己消弧型の
スイッチング素子に関する。

〔従来の技術〕

従来、スイッチング電源等に使用される自己消弧型のス
イッチング素子として、バイポーラトランジスタやパワ
ーＭＯ５ＦＥＴが知うれている。

しかし、バイポーラトランジスタは大きな電流密度が得
られるものの、スイッチング速度が遅く、高周波で使用
することができないという欠点を存している。一方、パ
ワーＭＯ５ＦＥＴはスイッチング速度が早いため高周波
で使用することが可能な反面、特に高耐圧の素子では電
流密度が低く、同一容量の素子ではチップサイズが大き
く、コスト高になるという欠点を有している。

このため、近年、バイポーラトランジスタとＭＯＳＦＥ
Ｔとを組み合わせて高耐圧２高速、大電流密度を得る方
法が考案されている。

第２図はそのようなスイッチング素子の一例で、カスコ
ードバイモスと呼ばれているものである。

第２図においてバイポーラトランジスタｌとパワーＭＯ
３ＦＥＴ２は直列接続されており、ベース４とソース７
の間には複数のダイオードが直列接続されている。阻止
状態では、パワーＭＯ３ＦＥＴ２のゲート６にはしきい
値以下の電位が印加されており、パワーＭＯ３ＦＥＴ２
はＯＦＦ状態となっている。このためバイポーラトラン
ジスタｌのエミッタは開放状態であり、したがってバイ
ポーラトランジスタ１はコレクタ・ベース間の接合のみ
のダイオードと等価となっている。バイポーラトランジ
スタ１のベースに接続されたダイオード３はコレクタ５
に正電位、ソース７に負電位が加えられた状態では順方
向にバイアスされており、この状態ではコレクタ５とソ
ース７との間に印加された電圧の大部分はバイポーラト
ランジスタ１のコレクタ・ベース間の接合による逆方向
バイアスされたダイオードに印加される。このため、こ
の複合化された素子の耐圧はバイポーラトランジスタ１
のＶＣＩＯとなり、バイポーラトランジスタを単独で使
用した場合の耐圧Ｖ　ｃ　ｉ　ｏ・よりも高くなる。ま
たパワーＭＯ３ＦＥＴ２には、高い電圧が印加されない
ため、大きな電流密度が得られる低耐圧のＭＯＳ　Ｆ　
ＥＴが使用できる。このスイッチング素子をＯＮ状態に
するにはパワーＭＯＳＦＥＴ２のゲート６にしきい値以
上の電圧を印加し、パワーＭＯＳＦＥＴ２をＯＮ状態に
すれば良い。

パワーＭＯ３ＦＥＴ２がＯＮ状態となるとバイポーラト
ランジスタ１のベース・エミッタ間はベース電源８によ
って順方向にバイアスされ、ベース電流が流れることに
よりバイポーラトランジスタ１がオン（ＯＮ）する。こ
の状態では電導度変調によりＯＮ電圧が非常に低くなる
バイポーラトランジスタとＯＮ電圧の低い低耐圧のパワ
ーＭＯ３ＦＥＴ２が直列接続されているため、本素子全
体としてもＯＮ電圧は低く、すなわち大きな電流密度が
得られる。次に本素子を再度ＯＦＦ状態にする場合には
、パワーＭＯ３ＦＥＴ２のゲート６の電位を再度しきい
値以下にすれば良い。これによりパワーＭＯ３ＦＥＴ２
はＯＦＦ状態になる。このためコレクタ５→エミツタ→
ドレイン→ソース７と流れていた電流の経路がなくなり
、コレクタ５→ベース４→ダイオード３→ソース７の経
路で電流が流れる。この電流により電導度変調が生じて
いたバイポーラトランジスタ１内の過剰キャリアは強制
的に引き抜かれ、バイポーラトランジスタ１のコレクタ
・ベース間の接合が逆回復することにより完全にＯＦＦ
状態となる。したがって、本素子はバイポーラトランジ
スタを単独で使用した場合に比較して非常に高速でスイ
ッチングすることができる。なお、ダイオード３はベー
ス電源８の電圧よりも高い順方向電圧を持たせ、ベース
電源８をバイパスすることなしにターンオフ時の電流を
流すために挿入されているものである。こノヨうにバイ
ポーラトランジスタｌとパワーＭＯ３ＦＥＴ２を組み合
わせた本素子は高耐圧、高電流密度でかつ高速スイッチ
ング動作が可能という大きな特徴を有している。

〔発明が解決しようとする課題〕

しかしながら、上記の素子はバイポーラトランジスタ１
とパワーＭＯ３ＦＥＴ２を別チップとして作成し、組み
合わせるためコストが非常に高くなるという欠点を有し
ている。

本発明は上記の点に鑑みなされたもので、高耐圧、高電
流密度で、かつ、高速スイッチング動作が可能であると
いう大きな利点を持ちながらコストが高いカスコードバ
イモス素子を１チップ化し、低コスト化を図ることを解
決すべき課題とするものである。

〔課題を解決するための手段〕

本発明によれば、バイポーラトランジスタ上に絶縁層を
介して半導体層を設け、該半導体層にドレイン領域、チ
ャネル領域、ソース領域を形成し、前記チャネル領域上
にゲート絶縁膜を介してゲート電極を形成するとともに
、前記ドレイン領域を前記絶縁層の開口部において前記
バイポーラトランジスタのエミッタ領域に接続している
ことを特徴とするスイッチング素子が提供されるもので
ある。

〔作用〕

本発明のスイッチング素子は、バイポーラトランジスタ
の上に絶縁層を介して半導体層を設け、該半導体層上に
ＭＯＳＦＥＴを形成し、そのＭＯＳＦＥＴのドレイン領
域をバイポーラトランジスタのエミッタに接続しである
ために、１チツプでカスコードバイモス型素子が形成で
きる。

〔実施例〕

以下図面に示す実施例を挙げて本発明を説明する。

第１図は本発明の一実施例を示す断面図であって、本実
施例においては、　「コレクタ層１１上にｎ−コレクタ
層１２が形成され、また、このｎ−コレクタ層１２上に
ｐベース領域１３が形成され、更にｐベース領域１３内
に　ｎ゛エミッタ領Ｆａ１４が形成された半導体基板上
に酸化膜１５が形成されている。また、この酸化膜１５
上にはドレイン領域１６、チャネル領域１７及びソース
領域１８が形成されている。これらドレイン領域１６、
チャネル領域１７及びソース領域１８は酸化膜１５上に
ｐｏｌｙ−５ｉ膜を形成し、このｐｏｉｙ−３ｉ膜をレ
ーザアニールによって単結晶化した後、所定の不純物を
拡散することによって形成することができる。また、ド
レイン領域１６、チャネル領域１７及びソース領域１８
上にはゲート酸化膜１９を介して、ゲー）　ｐｏｉｙ−
３ｉ膜２０が形成され、これらによりＭＯＳＦＥＴが構
成されている。

ここに、ドレイン領域１６は酸化膜１５の開口部を介し
てエミッタ領域１４に接続されており、またベース領域
１３、ソース領域１８、ゲートｐｏｉｙ−３ｉ膜２０は
ＰＳＧ　（リンガラス）層２１により絶縁されている。

また、ベース電極２３、ソース電極２４、ゲート電極２
５がＰＳＧ膜２１に形成された開口部を通してそれぞれ
ベース領域１３、ソース領域１８及びゲートｐｏｌｙ−
ｓｉ膜２０に接続されている。

本実施例では、ｐＯＩｙ−３ｉ膜を単結晶化したＳｉ膜
を用いてドレイン領域１６、チャネル領域１７、ソース
領域１８を形成しているのでキャリアの移動度を高くす
ることができ、このため低いＯＮ抵抗を持つＭＯＳＦＥ
Ｔを形成できるという利点があるが、ドレイン領域１６
、チャネル領域１７、ソース領域１Ｂをｐｏｉｙ−Ｓｉ
のままで単結晶化しない場合でも同様の素子を製造でき
ることはいうまでもない。

さらに本実施例ではＮＰＮ　）ランジスタとＮチャネル
ＭＯ５を組み合わせた素子で説明したが、本発明は導電
型を逆にした素子についても適用できるものである。

〔発明の効果〕

本発明によれば、バイポーラトランジスタとパワーＭＯ
３ＦＥＴを１チツプで作ることができるためコストを大
幅に低減できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す断面図、第２図は従来
のスイッチング素子を示す回路図である。 ｌ　バイポーラトランジスタ、２　パワーＭＯ５ＦＥＴ
、３　　ダイオード、４　ベース、５　コレクタ、６　
ゲート、７　ソース、８　ベース電源、＋ｉ　　ｎ”コ
レクタ層、１２ｎ−コレクタ層、１３　ｐベース領域、
１４−ｎ＋エミッタ領域、１５酸化膜、１６　　ドレイ
ン領域、１７　　チャネル領域、１８　　ソース領域、
１９　　ゲート酸化膜、２０　　ゲートｐｏｌｙ−３ｉ
膜、２１−　Ｐ　Ｓ　Ｇ層、２２　　コレクタ電極、２
３　　ベース電極、２４　　ソース電極、２５　　ゲー
ト電第１図

Claims (1)

【特許請求の範囲】
1. １）バイポーラトランジスタ上に絶縁層を介して半導体
   層を設け、該半導体層にドレイン領域、チャネル領域、
   ソース領域を形成し、前記チャネル領域上にゲート絶縁
   膜を介してゲート電極を形成するとともに、前記ドレイ
   ン領域を前記絶縁層の開口部において前記バイポーラト
   ランジスタのエミッタ領域に接続したことを特徴とする
   スイッチング素子。