JPH0226889B2 - - Google Patents
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- Publication number
- JPH0226889B2 JPH0226889B2 JP60177173A JP17717385A JPH0226889B2 JP H0226889 B2 JPH0226889 B2 JP H0226889B2 JP 60177173 A JP60177173 A JP 60177173A JP 17717385 A JP17717385 A JP 17717385A JP H0226889 B2 JPH0226889 B2 JP H0226889B2
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- JP
- Japan
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- code
- stage
- input
- decoding
- encoding
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- Expired - Lifetime
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- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、例えば光デイスク等の情報記憶装置
その他の情報入出力装置の内部におけるデータ処
理あるいはデータ伝送において発生した誤りを検
出し、これを訂正する誤り訂正装置に関する。
その他の情報入出力装置の内部におけるデータ処
理あるいはデータ伝送において発生した誤りを検
出し、これを訂正する誤り訂正装置に関する。
従来の技術
従来の積符号等の二重符号化のための誤り訂正
装置は、第３図に示す構成から成る装置が既知で
ある。
装置は、第３図に示す構成から成る装置が既知で
ある。
第３図において、２０は１段目の符号復号器、
２１は記憶装置、２２は２段目の符号復号器、２
３は制御装置、２４は情報入出力端子、２５は通
信路に接続された符号入出力端子である。
２１は記憶装置、２２は２段目の符号復号器、２
３は制御装置、２４は情報入出力端子、２５は通
信路に接続された符号入出力端子である。
符号化時は、情報入出力端子２４からの入力情
報が１段目の符号復号器２０で先ず１段目の符号
化が行われ、これが記憶装置２１に蓄積される。
更に２段目の符号復号器２２で２段目の符号化が
行われ、これが符号入出力端子２５を経て通信路
に出力される。
報が１段目の符号復号器２０で先ず１段目の符号
化が行われ、これが記憶装置２１に蓄積される。
更に２段目の符号復号器２２で２段目の符号化が
行われ、これが符号入出力端子２５を経て通信路
に出力される。
この場合、データの流れは、全て制御装置２３
で制御される。
で制御される。
復号化時のデータの流れは上述の符号化時のデ
ータの流れの逆になる。
ータの流れの逆になる。
発明が解決しようとする問題点
しかしながら、前記従来の誤り訂正装置におい
ては、その構成上、記憶装置２１と２段目の符号
復号器２２の制御を行うための制御系が複雑とな
る。
ては、その構成上、記憶装置２１と２段目の符号
復号器２２の制御を行うための制御系が複雑とな
る。
それがために、例えば復号化を３段、４段で行
うことで訂正能力の向上を図ろうとする場合や、
あるいはまた、単一の（１段だけの）符号復号器
で一重符号化を実施したい場合等においては、こ
の種の従来の装置では対応し得ないという問題点
があつた。
うことで訂正能力の向上を図ろうとする場合や、
あるいはまた、単一の（１段だけの）符号復号器
で一重符号化を実施したい場合等においては、こ
の種の従来の装置では対応し得ないという問題点
があつた。
そこで、本発明は符号復号器等の制御系を簡略
化して、かつ従来の装置では対応し得ない上述し
たような問題点を解消した誤り訂正装置を提供す
ることを目的としている。
化して、かつ従来の装置では対応し得ない上述し
たような問題点を解消した誤り訂正装置を提供す
ることを目的としている。
問題点を解決するための手段
前記の目的を達成するため、本発明の誤り訂正
装置は、バツフア記憶回路と、このバツフア記憶
回路の入出力を制御する制御回路と、この制御回
路を介して制御される符号復号器をひとまとめと
した符号復号系を偶数個多段接続し、偶数段目と
奇数段目の符号復号系の処理方向を変換すること
を基本構成としたものである。
装置は、バツフア記憶回路と、このバツフア記憶
回路の入出力を制御する制御回路と、この制御回
路を介して制御される符号復号器をひとまとめと
した符号復号系を偶数個多段接続し、偶数段目と
奇数段目の符号復号系の処理方向を変換すること
を基本構成としたものである。
作 用
バツフア記憶回路、制御回路及び符号復号器を
１単位として符号復号系が構成されているので、
この符号復号系を２段、３段等多段に併設構成し
た場合でもそれぞれの制御系が簡略化されてい
て、全体の制御系を複雑化することがない。
１単位として符号復号系が構成されているので、
この符号復号系を２段、３段等多段に併設構成し
た場合でもそれぞれの制御系が簡略化されてい
て、全体の制御系を複雑化することがない。
また、符号復号系を１段構成にした装置によれ
ば、一重の符号・復号化処理が可能となる。
ば、一重の符号・復号化処理が可能となる。
また、符号復号系を多段構成にすれば、より高
度な訂正能力を発揮し得る。
度な訂正能力を発揮し得る。
実施例
第１図は、本発明の誤り訂正回路の一実施例を
示す概略的ブロツク図である。
示す概略的ブロツク図である。
この実施例では、符号復号系を２段構成にして
二重符号化処理の可能な装置を代表例として示し
てある。
二重符号化処理の可能な装置を代表例として示し
てある。
第１図において、１は１段目の符号復号系、２
は２段目の符号復号系であつて、これら符号復号
系１，２は、それぞれバツフア記憶回路１１と、
このバツフア記憶回路１１の入出力を制御する制
御回路１２と、この制御回路１２を介して制御さ
れる符号復号器１３とが一単位にひとまとめされ
て構成されている。３は情報入出力端子であり、
４は光デイスク等の情報入出力装置（図示せず）
に対する符号入出力端子である。
は２段目の符号復号系であつて、これら符号復号
系１，２は、それぞれバツフア記憶回路１１と、
このバツフア記憶回路１１の入出力を制御する制
御回路１２と、この制御回路１２を介して制御さ
れる符号復号器１３とが一単位にひとまとめされ
て構成されている。３は情報入出力端子であり、
４は光デイスク等の情報入出力装置（図示せず）
に対する符号入出力端子である。
次に動作を説明する。
符号化時は、情報入出力端子３より情報が１段
目の符号復号系１の制御回路１２に入力され、次
いで、この制御回路１２を介してバツフア記憶回
路１１と符号復号器１３にそれぞれ入力される。
目の符号復号系１の制御回路１２に入力され、次
いで、この制御回路１２を介してバツフア記憶回
路１１と符号復号器１３にそれぞれ入力される。
符号復号器１３において誤り検査符号（誤り検
出符号及び誤り訂正符号）が発生され、この生成
された検査符号は、バツフア記憶回路から情報が
出力されるときに情報と共に外部に出力される。
つまりバツフアされない。
出符号及び誤り訂正符号）が発生され、この生成
された検査符号は、バツフア記憶回路から情報が
出力されるときに情報と共に外部に出力される。
つまりバツフアされない。
符号化される情報の一単位の入力及びその符号
化が終了した後、制御回路１２を介してバツフア
記憶回路１１より検査符号を呼出し、この検査符
号を２段目の符号復号系２に入力し積符号（二重
符号化）の処理を行う。
化が終了した後、制御回路１２を介してバツフア
記憶回路１１より検査符号を呼出し、この検査符
号を２段目の符号復号系２に入力し積符号（二重
符号化）の処理を行う。
ところで、積符号を実現するためには、第２図
に示すように、１段目（初段）と２段目（次段）
の符号化の処理方向を変更する必要がある。
に示すように、１段目（初段）と２段目（次段）
の符号化の処理方向を変更する必要がある。
そこで、１段目の符号復号系１で生成された誤
り検査符号を一旦バツフア記憶回路１１へ入力
し、その後該回路１１から出力する際に、符号化
方向の変更処理がなされる。勿論、２段目の符号
復号系２においても同様の変更処理がなされる。
り検査符号を一旦バツフア記憶回路１１へ入力
し、その後該回路１１から出力する際に、符号化
方向の変更処理がなされる。勿論、２段目の符号
復号系２においても同様の変更処理がなされる。
斯様にして二重符号化された誤り検査符号は符
号入出力端子４を経て情報入出力装置（図示せ
ず）に出力される。
号入出力端子４を経て情報入出力装置（図示せ
ず）に出力される。
復号化時は、符号化時の逆動作となる。つま
り、情報入出力装置より符号が符号入出力端子４
を経て２段目の符号復号系２に入力される。入力
された当該符号は一旦バツフア記憶回路に記憶さ
れ、該回路より出力される際に符号の方向変更が
なされ、復号化処理が行われる。この復号化処理
によつて得られた信号は、１段目の符号復号系１
の制御回路１２に入力され、以下前記と同様の処
理がなされて、訂正可能な訂正されて、情報入出
力端子３に出力される。
り、情報入出力装置より符号が符号入出力端子４
を経て２段目の符号復号系２に入力される。入力
された当該符号は一旦バツフア記憶回路に記憶さ
れ、該回路より出力される際に符号の方向変更が
なされ、復号化処理が行われる。この復号化処理
によつて得られた信号は、１段目の符号復号系１
の制御回路１２に入力され、以下前記と同様の処
理がなされて、訂正可能な訂正されて、情報入出
力端子３に出力される。
尚、この実施例では、符号復号系を２段構成に
した場合について説明したが、３段若しくは４段
等の多段構成とすることもできる。
した場合について説明したが、３段若しくは４段
等の多段構成とすることもできる。
発明の効果
以上詳述したように、本発明は、バツフア記憶
回路と制御回路と符号復号器を１単位とする符
号・復号化処理を可能とした符号復号系を基本構
成としたものであるから、この基本構成からなる
符号復号系を複数段追加して多段構成とした場合
においても、それぞれの制御系が簡略化されてお
り、装置全体の制御系を複雑化することがない。
回路と制御回路と符号復号器を１単位とする符
号・復号化処理を可能とした符号復号系を基本構
成としたものであるから、この基本構成からなる
符号復号系を複数段追加して多段構成とした場合
においても、それぞれの制御系が簡略化されてお
り、装置全体の制御系を複雑化することがない。
また、多段構成とした場合、符号化時は初段だ
けを使用し、次段以降の他の符号復号系を動作さ
せずにおき、復号化時に全ての符号復号系を動作
させることで訂正能力を向上させる等、所謂変則
使用のできる構成に改変することが容易である。
けを使用し、次段以降の他の符号復号系を動作さ
せずにおき、復号化時に全ての符号復号系を動作
させることで訂正能力を向上させる等、所謂変則
使用のできる構成に改変することが容易である。
第１図は本発明の一実施例による誤り訂正装置
のブロツク図、第２図は符号化の処理方向の変更
を説明するための模式図、第３図は従来の誤り訂
正装置のブロツク図である。 １，２……符号復号系、１１……バツフア記憶
回路、１２……制御回路、１３……符号復号器、
３……情報入出力端子、４……符号入出力端子。
のブロツク図、第２図は符号化の処理方向の変更
を説明するための模式図、第３図は従来の誤り訂
正装置のブロツク図である。 １，２……符号復号系、１１……バツフア記憶
回路、１２……制御回路、１３……符号復号器、
３……情報入出力端子、４……符号入出力端子。
Claims (1)
- １ 情報を一時記憶するバツフア記憶回路と、こ
のバツフア記憶回路の入出力を制御する制御回路
と、この制御回路を介して制御される符号復号器
とを１単位として符号・復号化の処理を可能とし
た符号復号系を偶数個接続し、奇数段目の前記符
号復号系は主走査方向を処理方向とし、偶数段目
の前記符号復号系は副走査方向を処理方向とする
ことを特徴とする誤り訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177173A JPS6238030A (ja) | 1985-08-12 | 1985-08-12 | 誤り訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177173A JPS6238030A (ja) | 1985-08-12 | 1985-08-12 | 誤り訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238030A JPS6238030A (ja) | 1987-02-19 |
| JPH0226889B2 true JPH0226889B2 (ja) | 1990-06-13 |
Family
ID=16026456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177173A Granted JPS6238030A (ja) | 1985-08-12 | 1985-08-12 | 誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6238030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH041037U (ja) * | 1990-04-19 | 1992-01-07 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171145A (ja) * | 1982-04-01 | 1983-10-07 | Mitsubishi Electric Corp | 復号化装置 |
| JPS58200351A (ja) * | 1982-05-14 | 1983-11-21 | Nec Corp | 誤り訂正回路 |
-
1985
- 1985-08-12 JP JP60177173A patent/JPS6238030A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH041037U (ja) * | 1990-04-19 | 1992-01-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6238030A (ja) | 1987-02-19 |
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