JPH02271412A - 個別命令数測定を兼ねた課金回路 - Google Patents
個別命令数測定を兼ねた課金回路Info
- Publication number
- JPH02271412A JPH02271412A JP1093470A JP9347089A JPH02271412A JP H02271412 A JPH02271412 A JP H02271412A JP 1093470 A JP1093470 A JP 1093470A JP 9347089 A JP9347089 A JP 9347089A JP H02271412 A JPH02271412 A JP H02271412A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機システムに関し、特に個別命令数測
定を兼ねた課金回路に関する。
定を兼ねた課金回路に関する。
電子計算機システムにおける課金方式の一手段として、
各命令コードに対して重み付けされた値を課金情報とし
て累積加算するものがある。この種の課金回路を用いて
個別命令数を測定する場合、被測定命令に対応する課金
情報（重み値）のみ１とし、他は０となるように重み値
を格納したメモリを初期設定することにより測定してい
た。
各命令コードに対して重み付けされた値を課金情報とし
て累積加算するものがある。この種の課金回路を用いて
個別命令数を測定する場合、被測定命令に対応する課金
情報（重み値）のみ１とし、他は０となるように重み値
を格納したメモリを初期設定することにより測定してい
た。
従来の課金回路を用いて命令数を測定する場合には、被
測定命令を変更するたびにメモリの内容を再設定しなけ
ればならず、続けていくつもの命令の実行回数を測定す
る場合には効率が悪くなるという欠点がある。
測定命令を変更するたびにメモリの内容を再設定しなけ
ればならず、続けていくつもの命令の実行回数を測定す
る場合には効率が悪くなるという欠点がある。
本発明の個別命令数測定を兼ねた課金回路は、命令コー
ドに対応して重み付けされた値を課金情報として累積加
算する課金回路において、命令コードを保持する命令レ
ジスタと、前記命令コードをデコードするメモリ手段と
、命令数測定を指示する命令数測定フラグと、被測定命
令コードを保持する被測定命令レジスタと、前記命令コ
ードと前記被測定命令コードとを比較する比較器と、前
記命令数測定フラグと前記比較器との出力に応じて選択
信号を作成する選択信号作成回路と、前記選択信号作成
回路の出力に応答して前記メモリ手段の出力とあらかじ
め定められた値とを選択するセレクタと、前記セレクタ
の出力を累積するカウンタとを備えて構成される。
ドに対応して重み付けされた値を課金情報として累積加
算する課金回路において、命令コードを保持する命令レ
ジスタと、前記命令コードをデコードするメモリ手段と
、命令数測定を指示する命令数測定フラグと、被測定命
令コードを保持する被測定命令レジスタと、前記命令コ
ードと前記被測定命令コードとを比較する比較器と、前
記命令数測定フラグと前記比較器との出力に応じて選択
信号を作成する選択信号作成回路と、前記選択信号作成
回路の出力に応答して前記メモリ手段の出力とあらかじ
め定められた値とを選択するセレクタと、前記セレクタ
の出力を累積するカウンタとを備えて構成される。
以下本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
って、課金回路において本発明に関連する部分のみを示
したものである。
って、課金回路において本発明に関連する部分のみを示
したものである。
第１図において１０が被測定命令レジスタ（ＣＩＲ）、
２０が命令レジスタ（ＩＲ）、３０が被測定命令レジス
タ（ＣＩＲ）１０と命令レジスタ（ＩＲ＞２０を比較器
、４０が命令数測定フラグ（ＣＦ）、５０が（ＩＲ）を
デコードするメモリ手段、６０が比較器３０の出力と命
令数測定フラグ（ＣＦ）４０の出力に応じてメモリ手段
５０とあらかじめ定められた値とを選択するセレクタ、
８０がセレクタ７０の出力を累積するカウンタ、８１が
加算器（ＷＩＣ）、８２がレジスタ（ＷＩＣ）８１の出
力を保持するレジスタ（ＷＩＣＲ）８２がレジスタ（Ｗ
ＩＣＲ）８２の出力を制御する制御回路である。
２０が命令レジスタ（ＩＲ）、３０が被測定命令レジス
タ（ＣＩＲ）１０と命令レジスタ（ＩＲ＞２０を比較器
、４０が命令数測定フラグ（ＣＦ）、５０が（ＩＲ）を
デコードするメモリ手段、６０が比較器３０の出力と命
令数測定フラグ（ＣＦ）４０の出力に応じてメモリ手段
５０とあらかじめ定められた値とを選択するセレクタ、
８０がセレクタ７０の出力を累積するカウンタ、８１が
加算器（ＷＩＣ）、８２がレジスタ（ＷＩＣ）８１の出
力を保持するレジスタ（ＷＩＣＲ）８２がレジスタ（Ｗ
ＩＣＲ）８２の出力を制御する制御回路である。
次にこの課金回路の動作について説明する。
今、命令レジスタ（ＩＲ）２０に命令コードがセットさ
れるとその命令コードをアドレスとしてメモリ手段５０
を読み出し、その出力を加算器（ＷＩＣ＞８１によって
レジスタ（ＷＩＣＲ）８２の出力と累積加算されて再び
レジスタ（ＷＩＣＲ）８２にセーブされる。メモリ手段
５０には命令レジスタ（ＩＲ）２０に対応して重み付け
された値があらかじめ格納されており、この値を課金情
報として累積加算することができる。
れるとその命令コードをアドレスとしてメモリ手段５０
を読み出し、その出力を加算器（ＷＩＣ＞８１によって
レジスタ（ＷＩＣＲ）８２の出力と累積加算されて再び
レジスタ（ＷＩＣＲ）８２にセーブされる。メモリ手段
５０には命令レジスタ（ＩＲ）２０に対応して重み付け
された値があらかじめ格納されており、この値を課金情
報として累積加算することができる。
本発明では、命令数測定フラグ（ＣＦ）４０で命令数測
定の指示がある場合、被測定命令レジスタ（ＣＩＲ）１
０と命令レジスタ（ＩＲ）２０の出力とを比較器３０に
よって比較し、一致している場合は選択信号作成回路６
０の出力を調整してセレクタ７０の出力が“１”を出力
するようにする。不一致の場合はセレクタ７０の出力が
ｉｉ Ｏｎになるよう選択信号作成回路６０の出力を調
整する。その後、セレクタ７０の出力を加算器（ＷＩＣ
）８１へ入力し、レジスタ（ＷＩＣＲ）８２の出力と加
算して再びレジスタ（ＷＩＣＲ）８２にセーブする。こ
の動作により、レジスタ（ＷＩＣＲ）８２には被測定命
令レジスタ（ＣＩＲ）１０の指定する命令コードの命令
の実行回数が累積される。すなわち、レジスタ（ＷＩＣ
Ｒ）８２の出力を読み出すことによって命令の実行回数
が測定できる。
定の指示がある場合、被測定命令レジスタ（ＣＩＲ）１
０と命令レジスタ（ＩＲ）２０の出力とを比較器３０に
よって比較し、一致している場合は選択信号作成回路６
０の出力を調整してセレクタ７０の出力が“１”を出力
するようにする。不一致の場合はセレクタ７０の出力が
ｉｉ Ｏｎになるよう選択信号作成回路６０の出力を調
整する。その後、セレクタ７０の出力を加算器（ＷＩＣ
）８１へ入力し、レジスタ（ＷＩＣＲ）８２の出力と加
算して再びレジスタ（ＷＩＣＲ）８２にセーブする。こ
の動作により、レジスタ（ＷＩＣＲ）８２には被測定命
令レジスタ（ＣＩＲ）１０の指定する命令コードの命令
の実行回数が累積される。すなわち、レジスタ（ＷＩＣ
Ｒ）８２の出力を読み出すことによって命令の実行回数
が測定できる。
以上説明したように本発明は、命令数測定を指示するフ
ラグを設け、被測定命令コードと命令コードとを比較し
、それらの出力でカウンタの入力を制御することにより
、メモリの内容を再設定することなく個別命令数を測定
できるという効果がある。また、被測定命令コードをソ
フトウェアにより設定できるようにすれば、ソフトウェ
アの制御によりダイナミックに測定すべき命令が変更で
きるため、命令数の測定を効率よく実行できるという効
果がある。
ラグを設け、被測定命令コードと命令コードとを比較し
、それらの出力でカウンタの入力を制御することにより
、メモリの内容を再設定することなく個別命令数を測定
できるという効果がある。また、被測定命令コードをソ
フトウェアにより設定できるようにすれば、ソフトウェ
アの制御によりダイナミックに測定すべき命令が変更で
きるため、命令数の測定を効率よく実行できるという効
果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 １０・・・被測定命令レジスタ（ＣＩＲ）、２０．、。 命令レジスタ（ＩＲ）、３０・・・比較器、４０・・・
命令数測定フラグ（ＣＦ）、５０・・・メモリ手段、６
０・・・選択信号作成回路、７０・・・セレクタ、８０
・・・カウンタ、８１・・・加算器（ＷＩＣ）、８２・
・・しジスタ（ＷＩＣＲ）
る。 １０・・・被測定命令レジスタ（ＣＩＲ）、２０．、。 命令レジスタ（ＩＲ）、３０・・・比較器、４０・・・
命令数測定フラグ（ＣＦ）、５０・・・メモリ手段、６
０・・・選択信号作成回路、７０・・・セレクタ、８０
・・・カウンタ、８１・・・加算器（ＷＩＣ）、８２・
・・しジスタ（ＷＩＣＲ）
Claims (1)
- 命令コードに対応して重み付けされた値を課金情報と
して累積加算する課金回路において、命令コードを保持
する命令レジスタと、前記命令コードをデコードするメ
モリ手段と、命令数測定を指示する命令数測定フラグと
、被測定命令コードを保持する被測定命令レジスタと、
前記命令コードと前記被測定命令コードとを比較する比
較器と、前記命令数測定フラグと前記比較器との出力に
応じて選択信号を作成する選択信号作成回路と、前記選
択信号作成回路の出力に応答して前記メモリ手段の出力
とあらかじめ定められた値とを選択するセレクタと、前
記セレクタの出力を累積するカウンタとを備えて成るこ
とを特徴とする個別命令数測定を兼ねた課金回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093470A JPH02271412A (ja) | 1989-04-12 | 1989-04-12 | 個別命令数測定を兼ねた課金回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093470A JPH02271412A (ja) | 1989-04-12 | 1989-04-12 | 個別命令数測定を兼ねた課金回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271412A true JPH02271412A (ja) | 1990-11-06 |
Family
ID=14083226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093470A Pending JPH02271412A (ja) | 1989-04-12 | 1989-04-12 | 個別命令数測定を兼ねた課金回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271412A (ja) |
-
1989
- 1989-04-12 JP JP1093470A patent/JPH02271412A/ja active Pending
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