JPH02272666A - Ｄｍａ転送制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パーソナルコンピュータシステム等における
Ｉ）　Ｍ　Ａ転送制御方式に関する。

〔従来の技術〕

パーソナルコンピュータ等の情報処理装置では通常入出
力装置と記憶装置の間のデータ転送が必要となる。この
ようなデータ転送をＣＰＵのプログラムによって行うと
、その処理に数命令サイクルが必要である。さらに、ｃ
　ｐ　ＬＪが命令をフェッチする時間、入出力装置の転
送要求をチエツクする時間が必要となり、一つのデータ
を転送するのにの必要な時間は、実際に必要な記憶装置
と入出力装置の間のデータ転送を行なっている時間に対
して非常に長くなってしまう。そこで、本来必要な記憶
装置と入出力装置のデータ転送のみをＣＰ　Ｕを介さず
に直接行うＤＭＡ転送方式が用いられる。

以下従来のＤＭＡ転送方式を図面に基づいて説明する。

第２図は従来のＤＭＡ転送方式を示すブロック図である
。１はＣＰＵ、２は主記憶装置、：３はＬ）ＭＡＣであ
り、これらはアドレスバス１００データバス１旧を介し
て入出力装置４〜６と接続されている。ここでは例とし
て入出力装置が３つある場合に、入出力装置から主記憶
装置へのデータ転送が行われるとして説明する。ｌ）　
Ｍ　Ａ　Ｃ３と各入出力装置は制御線１１〜１３で接続
されており、これらはそれぞれ主記憶装置２と入出力装
置４〜６との間でＤＭＡ転送を行わせるための信号を伝
える。すなわち、入出力装置からＤＭＡＣ５に対して出
力されるＤＭＡ転送要求信号と、ＤＭＡ　ｃ　３から入
出力装置に与えられるＤＭＡ転送許町信号である。また
ＤＭＡＣ５はＣＰＵＩに対してバスの使用権を得るため
に制御線１０を通してバス開放要求信号を発し、ＣＰＵ
Ｉはこれを受けてバス開放許可信号をｌ）　Ｍ　Ａ　Ｃ
３に与える。データの転送は２本のコマンド信号により
行われる。

すなわち入出力装置からのデータ読み出しを行うＩ　Ｏ
ＲＣ信号を表す制御線２０、および主起憶装ｒｆｉ２へ
のデータ書き込みを行うＭ　Ｗ　’ｌ’　Ｃ信号を表す
制御線２１である。

次に第３図を用いて実際のＤＭＡ転送動作を説明する。

第３図は第２図で示した回路におけるＤＭＡ転送の動作
を示すタイムチャーＩ〜である。ここでは、３つの入出
力装置４〜６と主記憶装置２との間の転送が順番に行わ
れるものとして説明する。通常はアドレスバス１００、
データバス１０１の使用権はＣＰＵｌが有し、これを利
用して主記憶装置２との間でデータのやりとりをし、主
記憶装置２に格納されているプログラムに従って種々の
命令を実行している。

しかし、第３図（ａ）に示すように入出力装置δからｌ
）　Ｍ　Ａ転送要求信号Ｄ　ＲＱ　ｎ　＝”１”がＤＭ
ＡＣ３に出力されると、ＤＭＡＣ５はこれを受けてＣＰ
ＵＩに対してバス開放要求信号ＨＲＱ＝”Ｉ　ＩＩを出
力する。（第３図（ｂ））ここで、ｎは入出力装置の番
号を意味し、入出力装置４〜６に対してそれぞれｎ＝ｏ
、１．２などとする。まずｎ　＝　０の転送が行われる
とする。Ｃ１）ＵｌはＨＲＱを受付けると、その動作の
都合のよい時点で、アドレスバス１００、データバス１
０１を開放し、同時に第３図（ｃ）に示すようにバス開
放許可信号ＨＬｌ）Ａ＝”１”をＤＭＡＣ５に出力する
。これによってＣＰＵＩは動作を中断し、バスの使用権
をＤＭＡＣ５に譲る。

ＤＭＡＣ５はこれを受けて、ＤＭＡ転送要求のあった入
出力装置に、ＤＭＡ転送許可信号ＤＡＣＫｎ＝”１”を
出力して（第３図（ｄ））ＤＭＡ転送が許可されたこと
を知らせるとともに、ＤＭＡ転送する主記憶装置２のア
ドレス１をアドレスバス１００に出力する（第３図（ｅ
））、次いでＤＭＡＣ５が、入出力装置からのデータ読
み出しを指示する信号ｌ０ＲＣをアクティブにする、す
なわち”ロー”レベルにすることにより（第３図（ｇ）
）、入出力装置からの読み込みデータ１はデータバス１
０１上に出力される（第３図（ｆ））。

さらにＤＭＡＣ５が、主記憶装置２へのデータ書き込み
を指示する信号ＭＷＴＣをアクティブとして（第３図（
ｈ））、上記データを主記憶装置２に書き込む。

以上のようにして、入出力装置と主記憶装置２との間で
１回のデータ転送が終了すると、入出力装置は信号ＤＲ
Ｑｎを”０”としてＤＭＡＣ５にＤＭＡ転送の終了を知
らせる。Ｉ）　Ｍ　Ａ　Ｃ３はこれを受けて信号ＨＲＱ
ｔＩ：”Ｏ″′にして、バスの使用権をＣＴＪ　ｔＪ　
１に返し、ＣＰ　ｔＪ　１は信号ＨＬＤＡを０″として
中断していた処理を再開する。

別の入出力装置と主記憶装置との間でデータ転送を行う
場合には、入出力装置は再びＤ　ＲＱ　ｎ（今度はｎ　
＝　、Ｌなどとする）を”１″としてＤＭＡ転送要求を
行ない、上述したのと同様の手順でＤＭＡ転送が開始さ
れる。

なお、この種の装置として関連するものとして。

例えば特開昭６１−６７５４号公報に記載されるものな
どが挙げられる。

〔発明が解決しようとする課題〕

上記従来方式は、ＤＭＡＣが主記憶装置と入出力装置と
の間のデータ転送を行わせるものであり、高速転送が可
能である。しかし複数の入出力装置からＤＭＡ転送要求
があった場合に、ＤＭＡＣは同時に処理できないので、
要求を許可された入出力装置以外の入出力装置は、その
転送が終わるまで待たされるという問題があった。さら
にデータの読み書きを行うための入出力装置と主記憶装
置に対するアクセス時間が異なるために、効率的なデー
タ転送が行えないという問題があった。

本発明の目的は、複数の入出力装置からＤＭＡ転送要求
があった場合にも、入出力装置の待ち時間を少なくシ、
かつ効率的なデータ転送を行える１）ＭＡ転送制御方式
を提供することにある。

〔ＩＩ！ｌ１題を解決するための手段〕上記目的を達成
するために、データバスと入出力装置との間に、ＤＭＡ
転送すべきデータと、複数の入出力装置の番号をエンコ
ードした情報を記憶するｌ−”　Ｉ　）’　Ｏ型バッフ
ァメモリを設けた構成とし、実際のＤＭＡ転送は、この
ドエド０型バッファメモリと主記憶装置との間で行われ
るようにしたものである。

〔作用〕

主記憶装置と入出力装置との間のデータ転送が必要にな
ると、まず入出力装置は転送すべきデータとともに、ど
の入出力装置からのデータであるかを示すために、入出
力装置の番号を表わす情報をＦ”　Ｉ　Ｆ　Ｏ型バッフ
ァメモリに送出する。この時、複数の入出力装置からの
データがバッファメモリに捨えられても構わない。Ｆ　
Ｉ　ＦＯ型バッファメモリは、入出力装置からデータが
送られてくると、１）　Ｍ　Ａ　Ｃに対してＤＭＡ転送
要求を行ない、主記憶装置とＦ　Ｉ　Ｆ　Ｏ型バッファ
メモリとの間でＤＭＡ転送が開始される。

〔実施例〕

以−ト、本発明の実施例を図面に基づいて説明する。第
１図は、本発明の一実施例を示すブロック図である。１
はＣＰＵ、２は主記憶装置、：３は１〕ＭＡＣであり、
これらはアドレスバス１００．データバス１０１を介し
て接続されている。入出力装置４〜６は、？’ＩＦＯ型
バッファメモリ７を通してデータバス１０１と接続され
る。Ｆ’　Ｉ　ト’　Ｏ型バッファメモリ７には、入出
力装置からのデータを主記憶装置２に転送するためのバ
ッファ７１（以下リードバッファと呼ぶ）と逆に主記憶
装置２からのデータを入出力装置に転送するためのバッ
ファ７２（以下ライトバッファと呼ぶ）がある。

以下では、入出力装置４〜６から主記憶袋ｆｉ２への転
送動作を例に説明する。Ｆ　Ｉ　Ｆ　Ｏ型バッファメモ
リ７は、制御線１４を介してＤＭＡ転送要求信号を出力
する。デコーダ８はこの信号をもとに、どの入出力装置
からのデータであるかをデコードして、制御線１１〜１
３を介してＤＭＡＣ５に対するＤＭＡ転送要求４ｆｔ号
として出力する。ＤＭＡＣ３４よこれを受けて、ｃｐｕ
ｌに対してバスの使用権を得るために制御線１０を通し
てバス開放要求信号を発し、またＣＰＵＩからバス開放
許可信号を受けとる。制御線２１．２２はデータ転送を
行わせるためのコマンド信号であり、制御線２Ｌは主記
憶装置２へのデータ書き込みを行う補信号、制御線２２
はＦ　ｉ　Ｆ’　Ｏ型バッファメモリ７がらのデータ読
み出しを行うＦ　ＬりＤ　Ｃ信号である。

第４図は、リードバッファ７１に入出力装置４〜６から
送られてきたデータが格納されている様子を示したもの
である。入出力装置４〜６からはＤＭＡ転送を行うデー
タとともに、どの入出力装置からのデータであるかを示
すために、入出力装置の番号をエンコードしたデータも
合わせてり一ドバッファに格納する。ここでは、入出力
装置の番号を表すエンコード情報は２ビツトで表現して
おり、”ｏｏ”は入出力装置４．”Ｏｆ”は入出力装置
５、Ｉ＋　１０１１は入出力装置６を表わしている。つ
まり、入出力装置４〜６のデータが順番にリードバッフ
ァ７１に格納されている。

次に、このようなり−ドバッファ７１と主記憶袋に２と
の間のＤＭＡ転送動作を第５図を用いて説明する。第４
図に示すように、入出力装置からのデータがリードバッ
ファ７１に送出されると、［”　Ｉ　１１’　Ｏ型バッ
ファメモリ７は、ＤＭＡＣ５に対してＤＭＡ転送要求を
行う。この信号は制御線１４を介してデコーダ８に入力
し、デコーダ８はこの信号をもとに、どの入出力装置か
らのデータであるかをデコードしてＤＭＡＣ５に対する
ＤＭＡ転送要求信号として出力する。第４図に示すよう
に最初のデータ１は、入出力装置４からのものであるの
で、制御線１１がアクティブとなる。すなわちＤ　ＲＱ
　ｎ　＝”１″がＬ）　Ｍ　Ａ　Ｃ３に出力される。

（第５図（ａ））ここでｎは、デコーダ８によるデコー
ド結果と対応しており、人出刃装置の番号を表している
。ここではまずｎ＝０の転送が行われる。以後、第５図
（ｂ）〜（ｅ）に示す動作は従来の技術で示したのと同
じ手順を踏む。すなわち、ｌ）　Ｍ　Ａ　Ｃ３は、ＣＰ
ＵＩに対してバス開放要求信号ＨＲＱ＝”１”を出力し
、ＣＰＵ１はこれを受けてバス開放許可信号ＨＬＤＡ＝
”１”を出力して、バスの使用権をＤＭＡＣ５に与える
。ＤＭ　Ａ　Ｃ：３は、ＤＭＡ転送が許可されたことを
伝えるとともに、ｌ）　Ｍ　Ａ転送する主記憶装置２の
アドレス１をアドレスバス１００に出力する（以上第５
図（ｂ）〜（ｅ）　）　。

次いでＤＭＡＣ５が、ＦＩＩ”Ｏ型バッファメモリ７の
データ読み込みを指示する信号）”　ＲＤ　Ｃをアクテ
ィブとする、すなわち′″ロー′″レベルすることによ
り（第５図（ｇ））　、リードバッファ７１のデータ１
がデータバス１０１上に出力される（第５図（ｇ））さ
らにＤＭＡＣ５が、主記憶装置２のデータ書き込みを指
示する信号ＭＷＴＣをアクティブとして（第５図（ｈ）
）、上記データを主記憶装置２に書き込む。このように
して、主記憶ｖＡ置２とリードバッファ７１との間の１
回のデータ転送が終了すると、ＦＩＦＯ型バッファメモ
リ７は、ＤＭＡ転送の終了を知らせるとともに１次のデ
ータ転送に備える。リードバッファ７１に蓄えられてい
る次のデータ２の転送も同様にして行われ、以下リード
バッファの内容がなくなるまで転送が繰り返される。

一般に主記憶装置と入出力装置に対するデータ読み書き
のためのアクセス時間は異なっており、後者の方が時間
がかかる。これが従来例での問題点となっていた。本方
式によれば、実際のＤＭＡ転送は、主記憶装置と入出力
装置の間で行われる代りに、主記憶装置とＦＩＦＯ型バ
ッファメモリの間で行われる。ＰＩＦ’Ｏ型バッファメ
モリに対するアクセスは主記憶装置に対するアクセスと
同程度の時間で行えるので、データの読み書きを行うた
めのアクセス時間が異なることはなく、効率的なデータ
転送が行える、 以上の実施例では、１回の転送を行うごとに、ＤＭＡＣ
５は、バスの使用権をＣＰＵＩに返し、次の１）ＭΔ転
送要求に応じて再びバスの使用権を得ていた。これは、
複数の入出力装置からのデータをＤＭＡ転送するうえで
の問題点であった。しかるに、いったんバスの使用権を
得ると、バスを開放することなく、異なるＤＭＡ転送要
求を受けつけることのできるＤＭＡＣが知られている。

このようなＤＭＡＣに１水力式を適用することにより、
複数の入出力装置からのデータを、平等にかつ効率よく
転送できる。第６図は、そのような転送の一実施例を示
したものである。ＦＩＦＯ型バッファメモリからのＤＭ
Ａ転送要求をまたびＤＭＡＣ５が受けつけると、ＤＭＡ
Ｃはバッフ７メモリからのデータに応じたＤＭＡ転送を
行ない、バッファメモリに格納されたデータがなくなる
まで転送を続ける。各入出力装置からのデータは、その
装置番号を表わす情報とともに、バッファメモリに格納
されているので、特定の入出力装置からのデータが待た
されるということはない。

以上、本実施例では入出力装置から主記憶装置への転送
を例に説明したが、その逆、つまり主記憶装置から入出
力装置への転送にも本方式は適用できる。さらに１本実
施例では入出力装置の数を３としたが、より多くの入出
力装置がある場合に本方式がより有効となることは明ら
かである。

〔発明の効果〕

本発明によれば、主出力装置と主記憶装置の間のデータ
転送をその間に設けたバッファメモリを介して行ない、
このバッファメモリに転送用データと、入出力装置の番
号を表す情報を格納するので、データの読み書きが効率
的に行え、複数の入出力装置からの転送を平等に行える
という効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック図、第２図は
従来方式を示すブロック図、第３図は従来方式によるＤ
ＭＡ転送動作を説明するためのタイムチャート、第４図
はリードバッファにデータが格納される様子を表わす説
明図、第５図は本方式によるＤ　Ｍ　Ａ転送動作を説明
するためのタイムチャート、第６図は本方式の一実施例
を説明するためのタイムチャートである。 １・・・ＣＰＵ、２・・・主記憶装置、３・・・Ｉ）　
Ｍ　Ａ　Ｃ。 ４．５．６・・・入出力装置、７・・・ｋ＝’　ＩドＯ
型バッファメモ１ハ８・・・デコーダ、】００・・・ア
ドレスバス。 １０１・・・データバス。

Claims (1)

【特許請求の範囲】
1. １、ＣＰＵ（中央処理装置）と、その動作制御用のプロ
   グラムおよびデータを格納する主記憶装置と、前記ＣＰ
   Ｕと前記主記憶装置とを接続するアドレスバスおよびデ
   ータバスと、該データバスを介したダイレクト・メモリ
   ・アクセス転送を制御するためのＤＭＡＣ（ダイレクト
   ・メモリ・アクセス・コントローラ）と、複数の入出力
   装置とを備えたＤＭＡ転送制御回路において、前記デー
   タバスと前記入出力装置の間にＤＭＡ転送用データと前
   記入出力装置の番号をエンコードした情報を記憶するＦ
   ＩＦＯ型バッファメモリを設け、該ＦＩＦＯ型バッファ
   メモリと前記主記憶装置との間でＤＭＡ転送を行うこと
   を特徴とするＤＭＡ転送制御回路。