JPH02276232A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02276232A JPH02276232A JP1098101A JP9810189A JPH02276232A JP H02276232 A JPH02276232 A JP H02276232A JP 1098101 A JP1098101 A JP 1098101A JP 9810189 A JP9810189 A JP 9810189A JP H02276232 A JPH02276232 A JP H02276232A
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- hole
- wiring
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- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
- H10W20/057—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches by selectively depositing, e.g. by using selective CVD or plating
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- H10W20/01—Manufacture or treatment
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- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体装置を形成する時のパターニングに使
用するマスクの位置合わせマーク孔の形成方法に関し、 表面が平坦なＡｌ配線層を形成しても、マスク合わせ用
の位置合わせマーク孔が埋まらないようにし、コンタク
トホール部分のＡＮ配線の平坦化と位置合わせマークの
検出を容易にすることとを同時に実現することを目的と
し、 半導体基板ｌの第１の領域上に第１の絶縁膜２を形成す
る工程と、 該基板１の第２の領域、及び該第１の絶縁層２に第２の
絶縁膜（３，８）を形成する工程と、該第２の領域上に
形成された該第２の絶縁膜（３，８）にコンタクトホー
ル４を形成し、該第１の領域上に形成された該第１・第
２の絶縁膜（２，３，８）に該第１の絶縁膜中まで達す
る位置合わせマーク用孔５を形成する工程と、該コンタ
クトホール４の内部を埋め、該位置合わせマーク５の内
部の一部のみを埋める配線層（６，９）を形成する工程
と、 該位置合わせマーク用孔５を使用して、次の工程の位置
合わせを行う工程とにより製造する。
用するマスクの位置合わせマーク孔の形成方法に関し、 表面が平坦なＡｌ配線層を形成しても、マスク合わせ用
の位置合わせマーク孔が埋まらないようにし、コンタク
トホール部分のＡＮ配線の平坦化と位置合わせマークの
検出を容易にすることとを同時に実現することを目的と
し、 半導体基板ｌの第１の領域上に第１の絶縁膜２を形成す
る工程と、 該基板１の第２の領域、及び該第１の絶縁層２に第２の
絶縁膜（３，８）を形成する工程と、該第２の領域上に
形成された該第２の絶縁膜（３，８）にコンタクトホー
ル４を形成し、該第１の領域上に形成された該第１・第
２の絶縁膜（２，３，８）に該第１の絶縁膜中まで達す
る位置合わせマーク用孔５を形成する工程と、該コンタ
クトホール４の内部を埋め、該位置合わせマーク５の内
部の一部のみを埋める配線層（６，９）を形成する工程
と、 該位置合わせマーク用孔５を使用して、次の工程の位置
合わせを行う工程とにより製造する。
（産業上の利用分野）
本発明は、半導体装置の製造方法に関し、特に半導体Ｉ
Ｃを形成する時のパターニングに使用するマスクの位置
合わせマークの形成方法に関する。
Ｃを形成する時のパターニングに使用するマスクの位置
合わせマークの形成方法に関する。
従来、ＩＣの集積度を高めるために、配線層を多層にす
るという技術がある。各配線層は、絶縁膜を挟んで形成
され、導通の必要な所は絶縁膜にコンタクトホールを開
けて、上下の配線層で導通をとっていた。
るという技術がある。各配線層は、絶縁膜を挟んで形成
され、導通の必要な所は絶縁膜にコンタクトホールを開
けて、上下の配線層で導通をとっていた。
しかし、第４図のように、コンタクトホール部分の配線
層のへ２が、平坦化されずに段差ができると、次のよう
な問題があった。
層のへ２が、平坦化されずに段差ができると、次のよう
な問題があった。
この図は、基板３１の上に絶縁膜３を形成した後、パタ
ーニングしてコンタクトホール３４を開け、スパッタに
よりＡｌ配線３３を形成したものである。この時、コン
タクトホール３４部分のへｌ配線は、スパッタによりＡ
ｆが堆積していくにつれ、コンタクトホール底部の周縁
部にへ！原子が届きにくくなる。そして、図のようにコ
ンタクトホール３４の底部がもり上がり、開口部付近が
オーバーハング状になる。従って、コンタクトホール３
４を完全に埋めることができずに段差ができてしまい、
後に上の配線層を形成した時に、断線の原因となる問題
があった。
ーニングしてコンタクトホール３４を開け、スパッタに
よりＡｌ配線３３を形成したものである。この時、コン
タクトホール３４部分のへｌ配線は、スパッタによりＡ
ｆが堆積していくにつれ、コンタクトホール底部の周縁
部にへ！原子が届きにくくなる。そして、図のようにコ
ンタクトホール３４の底部がもり上がり、開口部付近が
オーバーハング状になる。従って、コンタクトホール３
４を完全に埋めることができずに段差ができてしまい、
後に上の配線層を形成した時に、断線の原因となる問題
があった。
そこで、スパッタ時に基板をＡＡの融点に近い５００〜
５５０°Ｃに熱し、堆積したＡ１原子を動きやすくして
やると、第５図に示したように、コンタクトホールを完
全に埋める平坦なＡ１配線が得られる。
５５０°Ｃに熱し、堆積したＡ１原子を動きやすくして
やると、第５図に示したように、コンタクトホールを完
全に埋める平坦なＡ１配線が得られる。
ところが、第５図のように平坦化したＡｌ配線を形成す
ると、同じ基板上に形成されるマスク合わせ用の位置合
わせマーク孔までもが埋まってしまい、位置合わせマー
クの場所が検出できなくなってしまうといった問題があ
った。
ると、同じ基板上に形成されるマスク合わせ用の位置合
わせマーク孔までもが埋まってしまい、位置合わせマー
クの場所が検出できなくなってしまうといった問題があ
った。
位置合わせマークとは、ウェハ上に既にその前のパター
ニングの際に形成されている位置合わせ用のマークのこ
とであり、これにより、次のパタニングに使用するマス
クの位置を正確に合わせ、既に形成されているパターン
との整合性を保つものである。もしこれが埋まってしま
ってマスク合；ｂせ時に検出できなくなると、パターニ
ングの位置合わせができなくなることになる。
ニングの際に形成されている位置合わせ用のマークのこ
とであり、これにより、次のパタニングに使用するマス
クの位置を正確に合わせ、既に形成されているパターン
との整合性を保つものである。もしこれが埋まってしま
ってマスク合；ｂせ時に検出できなくなると、パターニ
ングの位置合わせができなくなることになる。
そこで、スパッタ後に位置合わせマーク孔付近の八２を
エツチングし、位置合わせマーク孔を見えるようにすれ
ばよいが、多層配線の場合は配線層の数だけその工程数
が増えてしまうといった問題がある。
エツチングし、位置合わせマーク孔を見えるようにすれ
ばよいが、多層配線の場合は配線層の数だけその工程数
が増えてしまうといった問題がある。
従って本発明は、表面が平坦なＡｌ配線層を形成しても
、マスク合わせ用の位置合わせマーク孔が埋まらないよ
うにし、コンタクトホール部分のＡＩ！、配線の平坦化
と位置合わせマークの検出を容易にすることを同時に実
現することを目的とする。
、マスク合わせ用の位置合わせマーク孔が埋まらないよ
うにし、コンタクトホール部分のＡＩ！、配線の平坦化
と位置合わせマークの検出を容易にすることを同時に実
現することを目的とする。
本発明は上記の目的を達成するために、半導体基板ｌの
第１の領域上に第１の絶縁膜２を形成する工程と、 該基板１の第２の領域、及び該第１の絶縁層２に第２の
絶縁膜（３，８）を形成する工程と、該第２の領域上に
形成された該第２の絶縁膜（３，８）にコンタクトホー
ル４を形成し、該第１の領域上に形成された該第１・第
２の絶縁膜（２，３，８）に該第１の絶縁膜中まで達す
る位置合わせマーク用孔５を形成する工程と、該コンタ
クトホール４の内部を埋め、該位置合わせマーク孔５の
内部の一部のみを埋める配線層（６，９）を形成する工
程と、 該位置合わせマーク用孔５を使用して、次の工程の位置
合わせを行う工程とを提供する。
第１の領域上に第１の絶縁膜２を形成する工程と、 該基板１の第２の領域、及び該第１の絶縁層２に第２の
絶縁膜（３，８）を形成する工程と、該第２の領域上に
形成された該第２の絶縁膜（３，８）にコンタクトホー
ル４を形成し、該第１の領域上に形成された該第１・第
２の絶縁膜（２，３，８）に該第１の絶縁膜中まで達す
る位置合わせマーク用孔５を形成する工程と、該コンタ
クトホール４の内部を埋め、該位置合わせマーク孔５の
内部の一部のみを埋める配線層（６，９）を形成する工
程と、 該位置合わせマーク用孔５を使用して、次の工程の位置
合わせを行う工程とを提供する。
即ち本発明では、基板の第１の領域を示した第１図（ａ
）のように、第１の領域上の第１・第２の絶縁膜（３２
で表示）に形成した位置合わせマーク孔３５の部分は、
位置合わせマーク孔の深さＢが絶縁膜３２上の配線層３
３の膜厚Ａより大きくなるようにして、位置合わせマー
ク孔３５の内部の一部のみをＡ１配線３３で埋まるよう
にしている。
）のように、第１の領域上の第１・第２の絶縁膜（３２
で表示）に形成した位置合わせマーク孔３５の部分は、
位置合わせマーク孔の深さＢが絶縁膜３２上の配線層３
３の膜厚Ａより大きくなるようにして、位置合わせマー
ク孔３５の内部の一部のみをＡ１配線３３で埋まるよう
にしている。
そして、基板の第２の領域を示した第１図（ｂ）のよう
に、第２の領域上の第２の絶縁膜３２のコンタクトホー
ル３４部分のＡｌ配線層３３は、コンタクトホール３４
の内部を埋めている。
に、第２の領域上の第２の絶縁膜３２のコンタクトホー
ル３４部分のＡｌ配線層３３は、コンタクトホール３４
の内部を埋めている。
本発明では、コンタクトホール３４の部分は、スパッタ
時に熱せられて動きやすくなったｌ原子がよくコンタク
トホールを埋めてこの部分を平坦にする。一方、位置合
わせマークの孔３５の部分の絶縁膜はＡｎ配線より厚い
ため、動きやすくなったＡｌ原子もこの部分を埋めるこ
とはできずに段差を生じる。
時に熱せられて動きやすくなったｌ原子がよくコンタク
トホールを埋めてこの部分を平坦にする。一方、位置合
わせマークの孔３５の部分の絶縁膜はＡｎ配線より厚い
ため、動きやすくなったＡｌ原子もこの部分を埋めるこ
とはできずに段差を生じる。
従って、コンタクトホール部分のＡ４２配線の平坦化と
、検出が容易な位置合わせマーク孔の形成を同時に実現
することができる。
、検出が容易な位置合わせマーク孔の形成を同時に実現
することができる。
第２図（ａ） 〜（ｅ）と第３図（ａ）〜（ｃ）とを用
いて本発明の一実施例を説明する。
いて本発明の一実施例を説明する。
第２図（ａ）〜（ｅ）は、第１層目の配線層を形成する
工程を示す図であり、第３図（ａ）〜（ｃ）は、第２層
目の配線層を形成する工程を示す図である。
工程を示す図であり、第３図（ａ）〜（ｃ）は、第２層
目の配線層を形成する工程を示す図である。
まず、第２図（ａ）のように、シリコン（Ｓｉ）基板（
１）の第１の領域上に、通常のＬＯＧＯ５技術で厚さ６
０００人のフィールド酸化膜２の領域を形成し、さらに
その全面に化学気相成長法（ＣＶＤ）で厚さ４０００人
の二酸化シリコン（ＳｉＯ□）膜３を形成する。この時
、マスク合わせ用の位置合わせマーク孔を形成する領域
にも、厚さ６０００人のフィールド酸化膜を形成する。
１）の第１の領域上に、通常のＬＯＧＯ５技術で厚さ６
０００人のフィールド酸化膜２の領域を形成し、さらに
その全面に化学気相成長法（ＣＶＤ）で厚さ４０００人
の二酸化シリコン（ＳｉＯ□）膜３を形成する。この時
、マスク合わせ用の位置合わせマーク孔を形成する領域
にも、厚さ６０００人のフィールド酸化膜を形成する。
次に、第２図（ｂ）のように、それぞれ直径が１μｍの
コンタクトホール４と位置合わせマーク孔５を形成する
ために、一般的なリソグラフィー技術を用いて、５ｉＯ
ｚ膜３上にレジスト７をパターニングする。コンタクト
ホール４は、フィールド酸化膜２を形成していない第２
の領域上のＳｉｎ、膜３上に形成し、各素子からの信号
を配線層６に伝える。また、位置合わせマーク孔５は、
チップのコーナ部等、この後上層に形成する配線領域に
影響のないフィールド酸化膜２上の絶縁膜３上に形成す
る。
コンタクトホール４と位置合わせマーク孔５を形成する
ために、一般的なリソグラフィー技術を用いて、５ｉＯ
ｚ膜３上にレジスト７をパターニングする。コンタクト
ホール４は、フィールド酸化膜２を形成していない第２
の領域上のＳｉｎ、膜３上に形成し、各素子からの信号
を配線層６に伝える。また、位置合わせマーク孔５は、
チップのコーナ部等、この後上層に形成する配線領域に
影響のないフィールド酸化膜２上の絶縁膜３上に形成す
る。
そして、リアクティブ・イオン・エツチング（ＲＩ Ｅ
）を、エツチングガス、 ＣＦ、 ： ＣＩＩＦ、＝４
ニア、圧カニ ０．１５ ｔｏｒｒ 、出カニ４５０Ｗ
で行い、深さ５０００人のコンタクトホール４と深さ９
０００人の位置合わせマーク孔５とを形成する。同一条
件のＲＩＥによって深さの違う２つの孔を開けるわけだ
が、これは、５ｉＯｚ膜３と基板１との界面が表れた時
点であるコンタクトホール４のエツチング終点に達して
も、さらにオーバーエツチングし、コンタクトホール４
を深さ５０００人に形成する。これは、ＳｉＯ□膜３の
厚さが４０００人なので、オーバーエツチングにより基
板１のＳｉを１０００人エツチングしたことになる。
）を、エツチングガス、 ＣＦ、 ： ＣＩＩＦ、＝４
ニア、圧カニ ０．１５ ｔｏｒｒ 、出カニ４５０Ｗ
で行い、深さ５０００人のコンタクトホール４と深さ９
０００人の位置合わせマーク孔５とを形成する。同一条
件のＲＩＥによって深さの違う２つの孔を開けるわけだ
が、これは、５ｉＯｚ膜３と基板１との界面が表れた時
点であるコンタクトホール４のエツチング終点に達して
も、さらにオーバーエツチングし、コンタクトホール４
を深さ５０００人に形成する。これは、ＳｉＯ□膜３の
厚さが４０００人なので、オーバーエツチングにより基
板１のＳｉを１０００人エツチングしたことになる。
このＳｉを１０００人オーバーエツチングしている間、
位置合わせマーク孔５のエツチングも進行するのだが、
ＳｉＯ□とＳｉとのエツチング選択比は５：１なので、
ここはフィールド酸化膜の５ｉ０２が５０００人エツチ
ングされ、５ｉｎ２膜３の４０００人とあわせて位置合
わせマーク孔５は、深さが９０００人となる。このよう
にして、選択比の違いを利用したオーバーエツチングに
よって、深さの違う孔を同時に開けることができる。な
お、基板のＳｉは１０００人程度エソチングされてもほ
とんど影響はない。
位置合わせマーク孔５のエツチングも進行するのだが、
ＳｉＯ□とＳｉとのエツチング選択比は５：１なので、
ここはフィールド酸化膜の５ｉ０２が５０００人エツチ
ングされ、５ｉｎ２膜３の４０００人とあわせて位置合
わせマーク孔５は、深さが９０００人となる。このよう
にして、選択比の違いを利用したオーバーエツチングに
よって、深さの違う孔を同時に開けることができる。な
お、基板のＳｉは１０００人程度エソチングされてもほ
とんど影響はない。
次に、第２図（Ｃ）のように、全面に／１−Ｃｕ（２％
）合金の配線層６をスパッタにより厚さ７０００人に形
成する。なお、図示しなかったが、このＡ４２−Ｃｕ（
２％）合金を形成する前にバリアメタルとして厚さ１０
００人のチタンナイトライド（ＴｉＮ ）を予め全面に
形成しておく。従って、配線層の厚さはあわせて８００
０人となる。
）合金の配線層６をスパッタにより厚さ７０００人に形
成する。なお、図示しなかったが、このＡ４２−Ｃｕ（
２％）合金を形成する前にバリアメタルとして厚さ１０
００人のチタンナイトライド（ＴｉＮ ）を予め全面に
形成しておく。従って、配線層の厚さはあわせて８００
０人となる。
この時のスパッタは、ウェハ温度をヒーターで５００°
Ｃ前後にし、出力４５０〜５００ Ｖ、 １３．５６
ＭＨ２のＲＦバイアスを加えて行う。ヒーター加熱とバ
イアス印加によりウェハ表面は、５５０°Ｃ前後となり
、Ａｆｆｉ−Ｃｕ（２％）合金の融点５９０ ’Ｃに近
くなり、ＡＩ−Ｃｕ（２％）合金が動きやすくなる。
Ｃ前後にし、出力４５０〜５００ Ｖ、 １３．５６
ＭＨ２のＲＦバイアスを加えて行う。ヒーター加熱とバ
イアス印加によりウェハ表面は、５５０°Ｃ前後となり
、Ａｆｆｉ−Ｃｕ（２％）合金の融点５９０ ’Ｃに近
くなり、ＡＩ−Ｃｕ（２％）合金が動きやすくなる。
そして、コンタクトホール４部分では配線層６が８００
０人に対し、コンタクトホール４の深さが５０００人な
ので、５５０°Ｃで動きやしくなった＾ｉ −Ｃｕ（２
％）合金がコンタクトホール４を完全に埋め、この部分
は平坦化される。一方、位置合わせマーク孔５の部分は
配線層６が８０００人に対し、位置合わせマーク孔５の
深さが９０００人なので、この部分は平坦化されずに段
差ができる。なお、ウェハ表面を５５０°Ｃ前後に加熱
する手段はヒーターのみでも構わないが、バイアスを印
加することにより、ヒーター温度にプラスした温度を微
調整できるようになる。
０人に対し、コンタクトホール４の深さが５０００人な
ので、５５０°Ｃで動きやしくなった＾ｉ −Ｃｕ（２
％）合金がコンタクトホール４を完全に埋め、この部分
は平坦化される。一方、位置合わせマーク孔５の部分は
配線層６が８０００人に対し、位置合わせマーク孔５の
深さが９０００人なので、この部分は平坦化されずに段
差ができる。なお、ウェハ表面を５５０°Ｃ前後に加熱
する手段はヒーターのみでも構わないが、バイアスを印
加することにより、ヒーター温度にプラスした温度を微
調整できるようになる。
次に、第２図（ｄ）のように、全面に形成されている配
線層６上のうち、配線として使う所にだけレジストを形
成する。これは、−旦配線層６に上にレジスト７を塗布
した後、マスクをして露光するのだが、この時のマスク
の位置合わせは、段差のできている位置合わせマーク孔
５によって容易に行うことができる。
線層６上のうち、配線として使う所にだけレジストを形
成する。これは、−旦配線層６に上にレジスト７を塗布
した後、マスクをして露光するのだが、この時のマスク
の位置合わせは、段差のできている位置合わせマーク孔
５によって容易に行うことができる。
次に、第２図（ｅ）のように、パターニングされたレジ
スト７をマスクとしてＲＩＥ等で不必要なＡｌ２−Ｃｕ
（２％）合金を除去して、第１層目のＡｌ配線パターン
を形成する。
スト７をマスクとしてＲＩＥ等で不必要なＡｌ２−Ｃｕ
（２％）合金を除去して、第１層目のＡｌ配線パターン
を形成する。
以上のような工程で平坦な配線層を形成すれば、コンタ
クトホール部分は配線層が平坦化され、なおかつ位置合
わせマーク孔部分は段差ができるので、マスク合わせの
時に容易に位置合わせマーク孔を検出できる。また、位
置合わせマーク孔だけにマスクをしておいてから配線層
を形成するわけでもないので、工程数が増えることもな
い。
クトホール部分は配線層が平坦化され、なおかつ位置合
わせマーク孔部分は段差ができるので、マスク合わせの
時に容易に位置合わせマーク孔を検出できる。また、位
置合わせマーク孔だけにマスクをしておいてから配線層
を形成するわけでもないので、工程数が増えることもな
い。
続いて、第３図（ａ）〜（Ｃ）を用いて、第１層目の配
線層６とコンタクトをとる第２層目の配線層を形成する
工程を説明する。
線層６とコンタクトをとる第２層目の配線層を形成する
工程を説明する。
まず、第３図（ａ）のように、第１層目の配線層６を形
成した後、全面にＣＶＤで厚さ８０００人のＳｉＯ□膜
２８膜形８する。
成した後、全面にＣＶＤで厚さ８０００人のＳｉＯ□膜
２８膜形８する。
次に、第３図（ｂ）のように、それぞれの直径がｌｌ１
ｍのコンタクトホール２４と位置合わせマーク孔２５を
形成するために、一般的なリソグラフィー技術を用いて
、５ｉＯｚ膜２日上にレジスト２７をパターニングする
。そして、ＲＩＥをエツチングガス、 ＣＦａ ： Ｃ
ＨＦ５＝ ｌ ： ｌ 、圧カニ０．２ｔｏｒｒ、出カ
ニ４５０Ｗで行い、コンタクトホール２４と位置合わせ
マーク孔２５とを形成する。コンタクトホール２４は、
フィールド酸化膜２を形成していないＳｉＯ□膜８上に
形成し、第１１目の配線層６からの信号を配ｗＡｉ！９
に伝える。また、位置合わせマーク孔２５は、フィール
ド酸化膜２上の絶縁膜８上に形成する。
ｍのコンタクトホール２４と位置合わせマーク孔２５を
形成するために、一般的なリソグラフィー技術を用いて
、５ｉＯｚ膜２日上にレジスト２７をパターニングする
。そして、ＲＩＥをエツチングガス、 ＣＦａ ： Ｃ
ＨＦ５＝ ｌ ： ｌ 、圧カニ０．２ｔｏｒｒ、出カ
ニ４５０Ｗで行い、コンタクトホール２４と位置合わせ
マーク孔２５とを形成する。コンタクトホール２４は、
フィールド酸化膜２を形成していないＳｉＯ□膜８上に
形成し、第１１目の配線層６からの信号を配ｗＡｉ！９
に伝える。また、位置合わせマーク孔２５は、フィール
ド酸化膜２上の絶縁膜８上に形成する。
この時も、第１層目の配線層６のコンタクトホール４と
位置合わせマーク孔５を形成した時と同様に、深さ８０
００人のコンタクトホール２４のエツチング終点よりさ
らにオーバーエツチングして、位置合わせマーク孔２５
をコンタクトホール２５より８０００人深い１６０００
人の深さに形成する。なお、このＲＩＥでのＳｉＯ□と
Ａ２との選択比は５０：１なので、コンタクトホール２
４をオーバーエツチングしている間、位置合わせマーク
孔２５を８０００人エツチングしても、コンタクトホー
ル２４の下のＡ１はほとんどエツチングされない。
位置合わせマーク孔５を形成した時と同様に、深さ８０
００人のコンタクトホール２４のエツチング終点よりさ
らにオーバーエツチングして、位置合わせマーク孔２５
をコンタクトホール２５より８０００人深い１６０００
人の深さに形成する。なお、このＲＩＥでのＳｉＯ□と
Ａ２との選択比は５０：１なので、コンタクトホール２
４をオーバーエツチングしている間、位置合わせマーク
孔２５を８０００人エツチングしても、コンタクトホー
ル２４の下のＡ１はほとんどエツチングされない。
次に、第３図（ｃ）のように、Ａｌ −Ｃｕ（２％）合
金をスパッタにより全面に厚さ８０００人の配線層９を
形成する。なお図示しなかったが、この配線層９を形成
する前にバリアメタルとして厚さ２００人のＴｔＮを予
め全面に形成しておく。スパッタする時は、ウェハ温度
をヒーターで５００ ’Ｃにし、ＲＦバイアスを４５０
〜５００ Ｖ、 １３．５６ Ｍ Ｈｚ印加して行う。
金をスパッタにより全面に厚さ８０００人の配線層９を
形成する。なお図示しなかったが、この配線層９を形成
する前にバリアメタルとして厚さ２００人のＴｔＮを予
め全面に形成しておく。スパッタする時は、ウェハ温度
をヒーターで５００ ’Ｃにし、ＲＦバイアスを４５０
〜５００ Ｖ、 １３．５６ Ｍ Ｈｚ印加して行う。
この加熱によりウェハ表面温度は５５０°Ｃ前後になり
、Ａｌｌ！−Ｃｕ（２％）合金が動きやすくなり、コン
タクトホール２４部分の配線層は平坦化される。
、Ａｌｌ！−Ｃｕ（２％）合金が動きやすくなり、コン
タクトホール２４部分の配線層は平坦化される。
一方、位置合わせマーク孔２５部分は、深さが配線層９
に比べ十分に深いので、この部分には段差が生じる。従
って、この段差により後のマスク合わせの時、位置合わ
せマーク孔の検出が容易にできる。
に比べ十分に深いので、この部分には段差が生じる。従
って、この段差により後のマスク合わせの時、位置合わ
せマーク孔の検出が容易にできる。
次に、図示しないが、第１Ｎ目の配線層形成の工程と同
様に、全面に形成した配線Ｎ９をパターニングして、第
２層目の配線を形成する。
様に、全面に形成した配線Ｎ９をパターニングして、第
２層目の配線を形成する。
以上のように、一実施例ではコンタクトホール部分の配
線層を平坦化して、なおかつ位置合わせマーク孔の検出
を容易に行うことができ、また工数を増やすこともない
。
線層を平坦化して、なおかつ位置合わせマーク孔の検出
を容易に行うことができ、また工数を増やすこともない
。
なお、本実施例では配線層を２層とした時の場合につい
て説明したが、３層、４層と積み重なっても、同様な工
程で検出の容易な位置合わせマーク孔を形成することが
できる。
て説明したが、３層、４層と積み重なっても、同様な工
程で検出の容易な位置合わせマーク孔を形成することが
できる。
以上説明したように本発明によれば、コンタクトホール
部分の配線層を平坦にすることと、位置合わせマークの
検出を容易にすることとを、工数従って、マスク合わせ
が容易に確実に行えるようになり、ＩＣの信頼性の向上
に寄与するところが大きい。
部分の配線層を平坦にすることと、位置合わせマークの
検出を容易にすることとを、工数従って、マスク合わせ
が容易に確実に行えるようになり、ＩＣの信頼性の向上
に寄与するところが大きい。
第１図（ａ）、（ｂ）は、本発明の詳細な説明するため
の図であり、 第２図（ａ） 〜（ｅ）と第３図（ａ） 〜（ｃ）とは
本発明の一実施例を説明するための図であり、第４図と
第５図は、従来の技術を説明するための図である。 １・・・基板 ２・・・フィールド酸化膜３
・・・Ｓｉ０ｇ膜 ４，２４・・・コンタクトホ
ール５．２５・・・位置合わせマーク孔 ６・・・配線層 ７・・・レジスト８・・・Ｓ
ｉ０ｇ膜 ９・・・配線層３１・・・基板
３２・・・絶縁膜３３・・・Ａｌ配線
３４・・・コンタクトホール３５・・・位置合わせマー
ク孔 を増やすことなく同時に実現できる効果を奏する。 相開１の生じたＡＬ配縁層 第 コ 列２コＪジ、１こ形成ＬＴ二／４Ｌ西己Ｆ袋７ｉ第 図 手 続 捕 正 書 （方式） 発明の名称 半導体装置の製造方法 ３゜ 補正をする者 事件との関係
の図であり、 第２図（ａ） 〜（ｅ）と第３図（ａ） 〜（ｃ）とは
本発明の一実施例を説明するための図であり、第４図と
第５図は、従来の技術を説明するための図である。 １・・・基板 ２・・・フィールド酸化膜３
・・・Ｓｉ０ｇ膜 ４，２４・・・コンタクトホ
ール５．２５・・・位置合わせマーク孔 ６・・・配線層 ７・・・レジスト８・・・Ｓ
ｉ０ｇ膜 ９・・・配線層３１・・・基板
３２・・・絶縁膜３３・・・Ａｌ配線
３４・・・コンタクトホール３５・・・位置合わせマー
ク孔 を増やすことなく同時に実現できる効果を奏する。 相開１の生じたＡＬ配縁層 第 コ 列２コＪジ、１こ形成ＬＴ二／４Ｌ西己Ｆ袋７ｉ第 図 手 続 捕 正 書 （方式） 発明の名称 半導体装置の製造方法 ３゜ 補正をする者 事件との関係
Claims (1)
- 【特許請求の範囲】 半導体基板（１）の第１の領域上に第１の絶縁膜（２）
を形成する工程と、 該基板（１）の第２の領域、及び該第１の絶縁層（２）
に第２の絶縁膜（３、８）を形成する工程と、 該第２の領域上に形成された該第２の絶縁膜（３、８）
にコンタクトホール（４）を形成し、該第１の領域上に
形成された該第１・第２の絶縁膜（２、３、８）に該第
１の絶縁膜中まで達する位置合わせマーク用孔（５）を
形成する工程と、該コンタクトホール（４）の内部を埋
め、該位置合わせマーク（５）の内部の一部のみを埋め
る配線層（６、９）を形成する工程と、 該位置合わせマーク用孔（５）を使用して、次の工程の
位置合わせを行う工程とを有することを特徴とする半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098101A JP2897248B2 (ja) | 1989-04-18 | 1989-04-18 | 半導体装置の製造方法 |
| US07/510,890 US5002902A (en) | 1989-04-18 | 1990-04-18 | Method for fabricating a semiconductor device including the step of forming an alignment mark |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098101A JP2897248B2 (ja) | 1989-04-18 | 1989-04-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02276232A true JPH02276232A (ja) | 1990-11-13 |
| JP2897248B2 JP2897248B2 (ja) | 1999-05-31 |
Family
ID=14210945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1098101A Expired - Fee Related JP2897248B2 (ja) | 1989-04-18 | 1989-04-18 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5002902A (ja) |
| JP (1) | JP2897248B2 (ja) |
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| US6423555B1 (en) | 2000-08-07 | 2002-07-23 | Advanced Micro Devices, Inc. | System for determining overlay error |
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| JP2003168687A (ja) * | 2001-11-30 | 2003-06-13 | Nec Electronics Corp | 目合わせパターンおよびその製造方法 |
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| US6858441B2 (en) * | 2002-09-04 | 2005-02-22 | Infineon Technologies Ag | MRAM MTJ stack to conductive line alignment method |
| DE10258420B4 (de) * | 2002-12-13 | 2007-03-01 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit Charge-trapping-Speicherzellen und vergrabenen Bitleitungen |
| KR100511094B1 (ko) * | 2002-12-28 | 2005-08-31 | 매그나칩 반도체 유한회사 | 반도체 소자의 키 정렬 방법 |
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| JP2006339189A (ja) * | 2005-05-31 | 2006-12-14 | Oki Electric Ind Co Ltd | 半導体ウェハおよびそれにより形成した半導体装置 |
| CN115188710A (zh) * | 2022-07-07 | 2022-10-14 | 长鑫存储技术有限公司 | 接触结构及其制作方法 |
Family Cites Families (7)
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| US3783044A (en) * | 1971-04-09 | 1974-01-01 | Motorola Inc | Photoresist keys and depth indicator |
| US4442590A (en) * | 1980-11-17 | 1984-04-17 | Ball Corporation | Monolithic microwave integrated circuit with integral array antenna |
| US4487653A (en) * | 1984-03-19 | 1984-12-11 | Advanced Micro Devices, Inc. | Process for forming and locating buried layers |
| JPS6189633A (ja) * | 1984-10-09 | 1986-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61196533A (ja) * | 1985-02-26 | 1986-08-30 | Nec Corp | 半導体装置の製造方法 |
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| JP2513637B2 (ja) * | 1986-08-28 | 1996-07-03 | 富士通株式会社 | 電子ビ−ム露光用基準マ−クの形成方法 |
-
1989
- 1989-04-18 JP JP1098101A patent/JP2897248B2/ja not_active Expired - Fee Related
-
1990
- 1990-04-18 US US07/510,890 patent/US5002902A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5002902A (en) | 1991-03-26 |
| JP2897248B2 (ja) | 1999-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |