JPH02276311A - 信号遅延回路及び該回路を用いたクロック信号発生回路 - Google Patents
信号遅延回路及び該回路を用いたクロック信号発生回路Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、位相同期ループ方式の信号遅延回路及び該
回路を用いたクロック信号発生四路に関する。
回路を用いたクロック信号発生四路に関する。
（従来の技術）
人力クロック信号を所定期間遅延する信号遅延回路、人
力クロック信号の２倍の周波数を持つクロック信号を出
力する周波数逓倍回路、制御電圧に応じた周波数を持つ
クロック信号を出力する電圧制御発振回路（以下、ｖＣ
Ｏと称する）、等はＬＳＩ内に必要に応じて形成される
。
力クロック信号の２倍の周波数を持つクロック信号を出
力する周波数逓倍回路、制御電圧に応じた周波数を持つ
クロック信号を出力する電圧制御発振回路（以下、ｖＣ
Ｏと称する）、等はＬＳＩ内に必要に応じて形成される
。
第２０図は従来の信号遅延回路の構成を示す回路図であ
る。入力クロック信号ＣＬＫＩＮはインバータ １５１
に供給される。このインバータ １５１の出力信号は、
抵抗１５２及び容量１５３からなる遅延回路１５４を介
してインバータ １５５に供給され、このインバータ
１５５から遅延されたクロック信号ＣＬＫｏｕｔが得ら
れる。
る。入力クロック信号ＣＬＫＩＮはインバータ １５１
に供給される。このインバータ １５１の出力信号は、
抵抗１５２及び容量１５３からなる遅延回路１５４を介
してインバータ １５５に供給され、このインバータ
１５５から遅延されたクロック信号ＣＬＫｏｕｔが得ら
れる。
第２１図は従来の周波数逓倍回路の構成を示す回路図で
あり、第２２図はそのタイミングチャートである。入力
クロック信号ＣＬＫＩＮはイクスクルーシブＯＲ回路１
５Ｂの一方入力端に供給されると共に、インバータ １
５７と容Ｊｕｌ １５８からなる遅延回路１５９に供給
される。この遅延回路 １５９による遅延信号ａはイン
バータ １６０に供給され、このインバータ １［ｉｏ
の出力信号すは上記イクスクルーシブＯＲ回路１５Ｇの
他方入力端に供給され、このイクスクルーシブＯＲ回路
１５６から逓倍されたクロック信号ＣＬ Ｋ ｏｕアが
得られる。
あり、第２２図はそのタイミングチャートである。入力
クロック信号ＣＬＫＩＮはイクスクルーシブＯＲ回路１
５Ｂの一方入力端に供給されると共に、インバータ １
５７と容Ｊｕｌ １５８からなる遅延回路１５９に供給
される。この遅延回路 １５９による遅延信号ａはイン
バータ １６０に供給され、このインバータ １［ｉｏ
の出力信号すは上記イクスクルーシブＯＲ回路１５Ｇの
他方入力端に供給され、このイクスクルーシブＯＲ回路
１５６から逓倍されたクロック信号ＣＬ Ｋ ｏｕアが
得られる。
第２３図は、上記第２１図の周波数逓倍回路内のイクス
クルーシブＯＲ回路１５６の真理値をまとめて示す図で
ある。イクスクルーシブＯＲ回路は１５Ｂは、上記人力
クロック信号ＣＬ Ｋ ＋ Ｎとインバータ １８０の
出力信号すとの論理を第２３図の関係に従って取り、そ
の結果を出力することにより、第２２図に示すように入
力クロック信号ＣＬＫＩＮの２倍の周波数を持つクロッ
ク信号ＣＬ、Ｋｏｕｔが得られる。
クルーシブＯＲ回路１５６の真理値をまとめて示す図で
ある。イクスクルーシブＯＲ回路は１５Ｂは、上記人力
クロック信号ＣＬ Ｋ ＋ Ｎとインバータ １８０の
出力信号すとの論理を第２３図の関係に従って取り、そ
の結果を出力することにより、第２２図に示すように入
力クロック信号ＣＬＫＩＮの２倍の周波数を持つクロッ
ク信号ＣＬ、Ｋｏｕｔが得られる。
また、第２４図は従来のｖＣＯの構成を示す回路図であ
る。上記周波数逓倍回路が入力クロック信号の２倍の周
波数のクロック信号を発生することができるのに対し、
このｖＣＯは出力クロック信号の周波数を制御電圧に応
じて変化させることができるという特徴がある。すなわ
ち、第２４図において、１６１は制御電圧Ｖｉｎの人力
ノード、１８２は人力用のＮチャネルＭＯＳ）ランリス
タ、ｌＢ３及び１６４はカレントミラー回路１８５を構
成する負荷用のＰチャネルＭＯＳ）ランリスタである。
る。上記周波数逓倍回路が入力クロック信号の２倍の周
波数のクロック信号を発生することができるのに対し、
このｖＣＯは出力クロック信号の周波数を制御電圧に応
じて変化させることができるという特徴がある。すなわ
ち、第２４図において、１６１は制御電圧Ｖｉｎの人力
ノード、１８２は人力用のＮチャネルＭＯＳ）ランリス
タ、ｌＢ３及び１６４はカレントミラー回路１８５を構
成する負荷用のＰチャネルＭＯＳ）ランリスタである。
また、ＰチャネルＭＯＳトランジスタ １８Ｂ及びＮチ
ャネルＭＯＳ）ランリスタ １８丁はＣＭＯＳインバー
タ １８Ｂを構成しており、その出力ノード１８９と接
地電位との間には容量！７０が接続されている。
ャネルＭＯＳ）ランリスタ １８丁はＣＭＯＳインバー
タ １８Ｂを構成しており、その出力ノード１８９と接
地電位との間には容量！７０が接続されている。
さらに、ＰチャネルＭＯＳトランジスタ １７１及びＮ
チャネルＭＯＳ）ランリスタ １７２はＣＭＯＳインバ
ータ １７３を構成しており、その出力ノード１７４と
接地電位との間には容ｉｉ １７５が接続されている。
チャネルＭＯＳ）ランリスタ １７２はＣＭＯＳインバ
ータ １７３を構成しており、その出力ノード１７４と
接地電位との間には容ｉｉ １７５が接続されている。
上記両ＣＭＯＳインバータ １６８． １７３の出力ノ
ード１Ｂ９． １７４には、電圧比較器１７Ｂ、１７７
の入力端が接続されており、両電圧比較器１７６゜１７
７の出力端はＲＳフリップフロップ１７８のセット入力
端Ｓ、リセット入力端Ｒにそれぞれ接続されている。こ
のフリップフロップ １７Ｂのセット出力端Ｑ、リセッ
ト出力端Ｑは、上記２個のＣＭＯＳインバータ １８８
． １７３の入力端に接続されており、リセット出力端
Ｑの信号がインバータ１７９により反転されて出力Ｆ
ｏｕｔとして取り出される。
ード１Ｂ９． １７４には、電圧比較器１７Ｂ、１７７
の入力端が接続されており、両電圧比較器１７６゜１７
７の出力端はＲＳフリップフロップ１７８のセット入力
端Ｓ、リセット入力端Ｒにそれぞれ接続されている。こ
のフリップフロップ １７Ｂのセット出力端Ｑ、リセッ
ト出力端Ｑは、上記２個のＣＭＯＳインバータ １８８
． １７３の入力端に接続されており、リセット出力端
Ｑの信号がインバータ１７９により反転されて出力Ｆ
ｏｕｔとして取り出される。
次に、このｖＣＯの動作を簡単に説明する。制御電圧Ｖ
ｌｎに応じた電流が入力トランジスタ １６２に流れ、
これと等しい電流ｌがカレントミラー回路 １８５の出
力トランジスタ １６４側から２個のＣＭＯＳインバー
タ １８８． １７３に供給される。初期状態として、
フリップフロップ回路１７８の出力端Ｑが“Ｌ”レベル
、出力端Ｑが“Ｈ″レベルあるとすると、２個のＣＭＯ
Ｓインバータ １６８゜１７３内のトランジスタ １６
８． １７２はオン、トランジスタ １６７、 １７１
はオフになっている。この状態では、上記電流Ｉにより
、オン状態の一方のトランジスタ １０６を通じて容量
１７０が充電される。この容量１７０の充電時に、その
端子電圧が電圧比較器１７Ｇの閾値電圧Ｖ ｔｈｌを越
えると、その出力が“Ｈ“レベルになり、これによりフ
リップフロップ回路１７８が反転し、その出力Ｑ、 ？
：Ｉが“Ｈ”レベル、“Ｌ°レベルにそれぞれ反転する
。そして、２個のＣＭＯＳインバータ １６８． １７
３内のトランジスタ １６８． １７２がオフし、トラ
ンジスタ １６７゜１７１がオンする。すると、上記電
流■により、オン状態になった一方のトランジスタ １
７１を通じて容量１７５が充電される。このとき、予め
充電されている容ｉ １７０の電荷は、オン状態になっ
た他方のトランジスタ １６７を通じて接地電位に放電
される。充電が行われている容ｆｉｔ １７５の端子電
圧が、電圧比較器１７７の閾値電圧Ｖ ｔｈ２を越える
と、その出力が“Ｈ”レベルになり、フリップフロップ
回路１７ｇが反転し、その出力Ｑ、Ｑが“Ｌ°レベル、
“Ｈ″レベルそれぞれ反転する。そして、２個のＣＭＯ
Ｓインバータ １６８． １７３内のトランジスタ １
８８ １７２がオン、トランジスタ １６７゜１７１が
オフの状態に戻る。このような動作が繰返し行われるこ
とにより、インバータ １７９の出力端に出力信号Ｆ
ｏｕｔが得られ、その周波数ｆ ｏｕｔは次式で与えら
れる。
ｌｎに応じた電流が入力トランジスタ １６２に流れ、
これと等しい電流ｌがカレントミラー回路 １８５の出
力トランジスタ １６４側から２個のＣＭＯＳインバー
タ １８８． １７３に供給される。初期状態として、
フリップフロップ回路１７８の出力端Ｑが“Ｌ”レベル
、出力端Ｑが“Ｈ″レベルあるとすると、２個のＣＭＯ
Ｓインバータ １６８゜１７３内のトランジスタ １６
８． １７２はオン、トランジスタ １６７、 １７１
はオフになっている。この状態では、上記電流Ｉにより
、オン状態の一方のトランジスタ １０６を通じて容量
１７０が充電される。この容量１７０の充電時に、その
端子電圧が電圧比較器１７Ｇの閾値電圧Ｖ ｔｈｌを越
えると、その出力が“Ｈ“レベルになり、これによりフ
リップフロップ回路１７８が反転し、その出力Ｑ、 ？
：Ｉが“Ｈ”レベル、“Ｌ°レベルにそれぞれ反転する
。そして、２個のＣＭＯＳインバータ １６８． １７
３内のトランジスタ １６８． １７２がオフし、トラ
ンジスタ １６７゜１７１がオンする。すると、上記電
流■により、オン状態になった一方のトランジスタ １
７１を通じて容量１７５が充電される。このとき、予め
充電されている容ｉ １７０の電荷は、オン状態になっ
た他方のトランジスタ １６７を通じて接地電位に放電
される。充電が行われている容ｆｉｔ １７５の端子電
圧が、電圧比較器１７７の閾値電圧Ｖ ｔｈ２を越える
と、その出力が“Ｈ”レベルになり、フリップフロップ
回路１７ｇが反転し、その出力Ｑ、Ｑが“Ｌ°レベル、
“Ｈ″レベルそれぞれ反転する。そして、２個のＣＭＯ
Ｓインバータ １６８． １７３内のトランジスタ １
８８ １７２がオン、トランジスタ １６７゜１７１が
オフの状態に戻る。このような動作が繰返し行われるこ
とにより、インバータ １７９の出力端に出力信号Ｆ
ｏｕｔが得られ、その周波数ｆ ｏｕｔは次式で与えら
れる。
ｆｏｕｔ ＝ Ｉ／ （２Ｃ−Ｖｔｈ） ・−１ここ
で、Ｃは上記容ｆｉ １７０． １７５の値であり、ｖ
ｔｈは電圧比較器１７０． １７７それぞれの閾値電圧
Ｖｔｈｌ 、 Ｖｔｈ２ テある。
で、Ｃは上記容ｆｉ １７０． １７５の値であり、ｖ
ｔｈは電圧比較器１７０． １７７それぞれの閾値電圧
Ｖｔｈｌ 、 Ｖｔｈ２ テある。
ところで、第２０図に示す従来の信号遅延回路では、遅
延時間を得るための抵抗や容量の値が製造条件（プロセ
スパラメータ）のばらつきに左右され、遅延量が一様に
定まらないという欠点がある。
延時間を得るための抵抗や容量の値が製造条件（プロセ
スパラメータ）のばらつきに左右され、遅延量が一様に
定まらないという欠点がある。
また、第２１図の周波数逓倍回路では、人力クロック信
号ＣＬＫＩＮを遅延させ、イクスクルーシブＯＲ回路１
５Ｂの２つの入力信号の位相差を利用して出力クロック
信号ＣＬＫｏｕｔを得るようにしている。しかし、この
場合にも、遅延量を得るためのインバータの特性や容量
の値は製造条件のばらつきに左右されると共に、インバ
ータの特性は使用電源電圧及び周囲温度にも依存性があ
り、遅延量が一様に定まらないという問題がある。従っ
て、出力クロック信号ＣＬ Ｋ ｏｕ’ｒの“Ｈ”レベ
ル期間（第２２図中のＴＨ）と、′Ｌ“レベル期間（第
２２図中のＴＬ）がその都度ばらつき、最悪の場合には
“Ｈ“レベル期間もしくは“Ｌ”レベル期間がほとんど
ない、いわゆるヒゲ状となり、場合によっては常に“Ｈ
“レベルもしくは“Ｌ。
号ＣＬＫＩＮを遅延させ、イクスクルーシブＯＲ回路１
５Ｂの２つの入力信号の位相差を利用して出力クロック
信号ＣＬＫｏｕｔを得るようにしている。しかし、この
場合にも、遅延量を得るためのインバータの特性や容量
の値は製造条件のばらつきに左右されると共に、インバ
ータの特性は使用電源電圧及び周囲温度にも依存性があ
り、遅延量が一様に定まらないという問題がある。従っ
て、出力クロック信号ＣＬ Ｋ ｏｕ’ｒの“Ｈ”レベ
ル期間（第２２図中のＴＨ）と、′Ｌ“レベル期間（第
２２図中のＴＬ）がその都度ばらつき、最悪の場合には
“Ｈ“レベル期間もしくは“Ｌ”レベル期間がほとんど
ない、いわゆるヒゲ状となり、場合によっては常に“Ｈ
“レベルもしくは“Ｌ。
レベルのままの状態になることもある。
さらに、第２４図のＶＣＯでも、製造条件のばらつきに
伴って各トランジスタのゲート長、閾値電圧、ゲート酸
化膜厚等がばらつくので、前記１式中のＩ、Ｃ，Ｖｔｈ
が大きく変動し、発振中心周波数が大きく変動してしま
う。従って、例えばこ（７）ＶＣＯをＰＬＬ （位相同
期ループ）システム等に用いた場合に、そのシステムの
特性に悪影響を及ぼすことになり、製品の歩留りがへ下
するという問題がある。
伴って各トランジスタのゲート長、閾値電圧、ゲート酸
化膜厚等がばらつくので、前記１式中のＩ、Ｃ，Ｖｔｈ
が大きく変動し、発振中心周波数が大きく変動してしま
う。従って、例えばこ（７）ＶＣＯをＰＬＬ （位相同
期ループ）システム等に用いた場合に、そのシステムの
特性に悪影響を及ぼすことになり、製品の歩留りがへ下
するという問題がある。
（発明が解決しようとする課題）
このように従来の信号遅延回路は、製造条件の影響を大
きく受けて遅延量が一定にならないという欠点があり、
さらに従来の周波数逓倍回路や電圧制御発振回路等の発
振回路も、製造条件の影響を大きく受けて、逓倍出力が
安定に得られない、発振中心周波数が大きく変動する、
等の欠点がある。
きく受けて遅延量が一定にならないという欠点があり、
さらに従来の周波数逓倍回路や電圧制御発振回路等の発
振回路も、製造条件の影響を大きく受けて、逓倍出力が
安定に得られない、発振中心周波数が大きく変動する、
等の欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、製造条件のばらつきに影響されずに
、一定の遅延量を得ることができる信号遅延回路を提供
することにある。
あり、その目的は、製造条件のばらつきに影響されずに
、一定の遅延量を得ることができる信号遅延回路を提供
することにある。
またこの発明の目的は、出力周波数の安定したクロック
信号発生回路を提供することにある。
信号発生回路を提供することにある。
さらにこの発明の目的は、発振中心周波数が変動せず、
常に一定値に固定することができるクロック信号発生回
路を提供することにある。
常に一定値に固定することができるクロック信号発生回
路を提供することにある。
［発明の構成］
（課題を解決するための手段と作用）
この発明の信号遅延回路は、それぞれが制御信号に基づ
いて信号遅延時間が制御される少なくとも１個の遅延段
からなり、一定周波数の入力信号を遅延させる第１の遅
延手段と、上記第１の遅延手段における信号遅延量を検
出する第１の論理回路と、容量を有し、上記入力信号及
び上記第１の論理回路の検出信号に基づいてこの容量を
基準電流のそれぞれ任意倍の電流で充、放電制御するこ
とによって直流電圧を発生すると共に、このときの充、
放電電流の能力比が上記入力信号と上記第１の論理回路
の検出信号とのパルス幅の比の逆数となるように設定さ
れたチャージポンプ回路と、上記チャージポンプ回路の
出力電圧を上記第１の遅延回路に制御信号として帰還す
る帰還手段とを具備したことを特徴とする。
いて信号遅延時間が制御される少なくとも１個の遅延段
からなり、一定周波数の入力信号を遅延させる第１の遅
延手段と、上記第１の遅延手段における信号遅延量を検
出する第１の論理回路と、容量を有し、上記入力信号及
び上記第１の論理回路の検出信号に基づいてこの容量を
基準電流のそれぞれ任意倍の電流で充、放電制御するこ
とによって直流電圧を発生すると共に、このときの充、
放電電流の能力比が上記入力信号と上記第１の論理回路
の検出信号とのパルス幅の比の逆数となるように設定さ
れたチャージポンプ回路と、上記チャージポンプ回路の
出力電圧を上記第１の遅延回路に制御信号として帰還す
る帰還手段とを具備したことを特徴とする。
上記信号遅延回路によれば、第１の遅延手段に一定周波
数の入力信号を供給することにより、この入力信号が遅
延段で遅延される。そして、遅延段における遅延量は、
チャージポンプ回路、第１の遅延手段及び第１の論理回
路からなる位相同期ループによる制御により、チャージ
ポンプ回路内の容量に流し込む電流と流れ出れ電流との
比に応じて設定され、使用電源電圧、周囲温度あるいは
製造条件のばらつき等には影響を受けない。このため、
第１の遅延手段からは一定の遅延量を持つ出力信号を取
出すことができる。
数の入力信号を供給することにより、この入力信号が遅
延段で遅延される。そして、遅延段における遅延量は、
チャージポンプ回路、第１の遅延手段及び第１の論理回
路からなる位相同期ループによる制御により、チャージ
ポンプ回路内の容量に流し込む電流と流れ出れ電流との
比に応じて設定され、使用電源電圧、周囲温度あるいは
製造条件のばらつき等には影響を受けない。このため、
第１の遅延手段からは一定の遅延量を持つ出力信号を取
出すことができる。
この発明のクロック信号発生回路は、それぞれが制御信
号に基づいて信号遅延時間が制御される複数個の遅延段
からなり、一定周波数の入力ｆ＝号を遅延させる第１の
遅延手段と、上記第１の遅延手段における信号遅延量を
検出する第１の論理回路と、容量を有し、上記入力信号
及び上記第１の論理回路の検出信号に基づいてこの容量
を基準電流のそれぞれ任意−倍の電流で充、放電制御す
ることによって直流電圧を発生すると共に、このときの
充、放電電流の能力比が上記入力信号と上記第１の論理
回路の検出信号とのパルス幅の比の逆数となるように設
定されたチャージポンプ回路と、上記チャージポンプ回
路の出力電圧を上記第１の遅延手段に制御信号として帰
還する帰還手段と、少なくとも上記第１の遅延手段の遅
延出力信号が供給され、これらの信号から上記入力信号
とは周波数が異なるクロック信号を発生する第２の論理
回路とを具備したことを特徴とする。
号に基づいて信号遅延時間が制御される複数個の遅延段
からなり、一定周波数の入力ｆ＝号を遅延させる第１の
遅延手段と、上記第１の遅延手段における信号遅延量を
検出する第１の論理回路と、容量を有し、上記入力信号
及び上記第１の論理回路の検出信号に基づいてこの容量
を基準電流のそれぞれ任意−倍の電流で充、放電制御す
ることによって直流電圧を発生すると共に、このときの
充、放電電流の能力比が上記入力信号と上記第１の論理
回路の検出信号とのパルス幅の比の逆数となるように設
定されたチャージポンプ回路と、上記チャージポンプ回
路の出力電圧を上記第１の遅延手段に制御信号として帰
還する帰還手段と、少なくとも上記第１の遅延手段の遅
延出力信号が供給され、これらの信号から上記入力信号
とは周波数が異なるクロック信号を発生する第２の論理
回路とを具備したことを特徴とする。
上記クロック信号発生回路によれば、第２の論理回路を
追加することによって、入力信号よりも周波数が高くか
つ一定の周波数を持っクロック信号を取出すことができ
る。
追加することによって、入力信号よりも周波数が高くか
つ一定の周波数を持っクロック信号を取出すことができ
る。
さらにこの発明のクロック信号発生回路は、それぞれが
制御信号に基づいて信号遅延時間が制御される少なくと
も１個の遅延段からなり、一定周波数の入力信号を遅延
させる第１の遅延手段と、上記第１の遅延手段における
信号遅延量を検出する第１の論理回路と、容量を有し、
上記入力信号及び上記第１の論理回路の検出信号に基づ
いてこの容量を基準電流のそれぞれ任意倍の電流で充、
放電制御することによって直流電圧を発生すると共に、
このときの充、放電電流の能力比が上記入力信号と上記
第１の論理回路の検出信号とのパルス幅の比の逆数とな
るように設定されたチャージポンプ回路と、上記チャー
ジポンプ回路の出力電圧を上記第１の遅延手段に制御信
号として帰還する帰還手段と、少なくとも上記第１の遅
延手段の遅延出力信号が供給され、これら信号がら上記
入力信号とは周波数が異なる多相のクロツク１＝号を発
生する第３の論理回路とを具備したことを特徴とする。
制御信号に基づいて信号遅延時間が制御される少なくと
も１個の遅延段からなり、一定周波数の入力信号を遅延
させる第１の遅延手段と、上記第１の遅延手段における
信号遅延量を検出する第１の論理回路と、容量を有し、
上記入力信号及び上記第１の論理回路の検出信号に基づ
いてこの容量を基準電流のそれぞれ任意倍の電流で充、
放電制御することによって直流電圧を発生すると共に、
このときの充、放電電流の能力比が上記入力信号と上記
第１の論理回路の検出信号とのパルス幅の比の逆数とな
るように設定されたチャージポンプ回路と、上記チャー
ジポンプ回路の出力電圧を上記第１の遅延手段に制御信
号として帰還する帰還手段と、少なくとも上記第１の遅
延手段の遅延出力信号が供給され、これら信号がら上記
入力信号とは周波数が異なる多相のクロツク１＝号を発
生する第３の論理回路とを具備したことを特徴とする。
上記クロック信号発生回路によれば、第３の論理回路部
を追加することによって、それぞれ一定の周波数の多相
クロック信号を取出すことができる。
を追加することによって、それぞれ一定の周波数の多相
クロック信号を取出すことができる。
また、この発明のクロック信号発生回路は、それぞれが
制御信号に基づいて信号遅延時間が制御される複数個の
遅延段からなり、一定周波数の入力信号を遅延させる第
１の遅延手段と、上記第１の遅延手段における信号遅延
量を検出する第１の論理回路と、容量を有し、上記入力
信号及び上記第１の論理回路の検出信号に基づいてこの
容量を基準電流のそれぞれ任意倍の電流で充、放電制御
することによって直流電圧を発生すると共に、このとき
の充、放電電流の能力比が上記入力信号と上記第１の論
理回路の検出信号とのパルス幅の比の逆数となるように
設定されたチャージポンプ回路と、上記チャージポンプ
回路の出力電圧を上記第１の遅延手段に制御信号として
帰還する第１の帰還手段と、上記第１の遅延手段内の遅
延段と同様に構成された少なくとも１個の遅延段で構成
され、各遅延段における信号遅延時間が上記チャージポ
ンプ回路の出力電圧に基づいて制御される第２の遅延手
段と、上記第２の遅延手段の出力信号をその入力側に帰
還する第２の帰還手段とを具備したことを特徴とする。
制御信号に基づいて信号遅延時間が制御される複数個の
遅延段からなり、一定周波数の入力信号を遅延させる第
１の遅延手段と、上記第１の遅延手段における信号遅延
量を検出する第１の論理回路と、容量を有し、上記入力
信号及び上記第１の論理回路の検出信号に基づいてこの
容量を基準電流のそれぞれ任意倍の電流で充、放電制御
することによって直流電圧を発生すると共に、このとき
の充、放電電流の能力比が上記入力信号と上記第１の論
理回路の検出信号とのパルス幅の比の逆数となるように
設定されたチャージポンプ回路と、上記チャージポンプ
回路の出力電圧を上記第１の遅延手段に制御信号として
帰還する第１の帰還手段と、上記第１の遅延手段内の遅
延段と同様に構成された少なくとも１個の遅延段で構成
され、各遅延段における信号遅延時間が上記チャージポ
ンプ回路の出力電圧に基づいて制御される第２の遅延手
段と、上記第２の遅延手段の出力信号をその入力側に帰
還する第２の帰還手段とを具備したことを特徴とする。
上記クロック信号発生回路によれば、第２の遅延手段と
、この第２の遅延手段の出力信号をその入力端に帰還す
る第１の帰還手段を設けることにより、一定周波数で発
振するリング発振回路を構成することができる。
、この第２の遅延手段の出力信号をその入力端に帰還す
る第１の帰還手段を設けることにより、一定周波数で発
振するリング発振回路を構成することができる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係る信号遅延回路の原理を説明する
ためのブロック図である。図において、ＩＮはある一定
の周波数を持つクロック信号であり、このクロック信号
ＩＮは遅延回路１４１に供給される。この遅延回路 １
４１はクロック信号ＩＮを遅延するものであり、その遅
延時間は後述する制御信号に応じて設定される。上記遅
延回路１４＋の遅延出力信号は遅延量検出回路１４２に
供給され、ここでクロック信号ＩＮに対する遅延時間が
検出さ、れる。なお、必要に応じて、遅延量検出回路１
４２には図中の破線で示すようにクロック信号ＩＮが供
給される場合もある。上記遅延量検出回路１４２の検出
信号と上記クロック信号ＩＮとはチャージポンプ回路１
４３に供給される。このチャージポンプ回路１４３は、
所定の容量を上記クロック信号ＩＮのパルス期間だけ充
電すると共に、上記遅延量検出回路１４２の検出信号の
パルス期間だけ放電することにより、上記容量に対する
充電電荷量と放電電荷量とが等しくなり、かつ充電の際
の電流能力と放電の際の電流能力との電流能力比に応じ
て上記遅延回路１４１の遅延時間が任意に設定されるよ
うな制御電圧を発生するものであり、ここで発生した制
御電圧は上記遅延回路１４１に制御信号として帰還され
ている。なお、チャージポンプ回路 １４３の出力は、
必要に応じ、ロウバスフィルタ回路を経由して遅延回路
＋４１に供給されることもある。
ためのブロック図である。図において、ＩＮはある一定
の周波数を持つクロック信号であり、このクロック信号
ＩＮは遅延回路１４１に供給される。この遅延回路 １
４１はクロック信号ＩＮを遅延するものであり、その遅
延時間は後述する制御信号に応じて設定される。上記遅
延回路１４＋の遅延出力信号は遅延量検出回路１４２に
供給され、ここでクロック信号ＩＮに対する遅延時間が
検出さ、れる。なお、必要に応じて、遅延量検出回路１
４２には図中の破線で示すようにクロック信号ＩＮが供
給される場合もある。上記遅延量検出回路１４２の検出
信号と上記クロック信号ＩＮとはチャージポンプ回路１
４３に供給される。このチャージポンプ回路１４３は、
所定の容量を上記クロック信号ＩＮのパルス期間だけ充
電すると共に、上記遅延量検出回路１４２の検出信号の
パルス期間だけ放電することにより、上記容量に対する
充電電荷量と放電電荷量とが等しくなり、かつ充電の際
の電流能力と放電の際の電流能力との電流能力比に応じ
て上記遅延回路１４１の遅延時間が任意に設定されるよ
うな制御電圧を発生するものであり、ここで発生した制
御電圧は上記遅延回路１４１に制御信号として帰還され
ている。なお、チャージポンプ回路 １４３の出力は、
必要に応じ、ロウバスフィルタ回路を経由して遅延回路
＋４１に供給されることもある。
次にこの発明の種々の実施例について詳細に説明する。
第２図はこの発明に係る信号遅延回路の構成を示す回路
図である。この信号遅延回路は、前記第１図中のチャー
ジポンプ回路１４３に相当する基準電流設定回路１及び
チャージポンプ回路２と、ローパスフィルタ回路３、第
１図中の遅延回路１４１に相当する遅延回路４及び第１
図中の遅延量検出回路１４２に相当する論理回路５とか
ら構成されている。
図である。この信号遅延回路は、前記第１図中のチャー
ジポンプ回路１４３に相当する基準電流設定回路１及び
チャージポンプ回路２と、ローパスフィルタ回路３、第
１図中の遅延回路１４１に相当する遅延回路４及び第１
図中の遅延量検出回路１４２に相当する論理回路５とか
ら構成されている。
基準電流設定回路１はチャージポンプ回路２において、
後述する容量に流し込む電流と流し出る電流それぞれの
基準電流値を設定するものであり、電源電圧ＶＤＤの印
加点と接地電圧ＧＮＤの印加点との間に直列に挿入され
たＰチャネルＭＯ３）ランラスタ２Ｌ抵抗２２及びＮチ
ャネルＭＯ３）ランリスタ２３で構成されている。そし
て、上記トランジスタ２１のゲートはそのドレイン、す
なわち抵抗２２の一端のノード２４に接続され、上記ト
ランジスタ２３のゲートはそのドレイン、すなわち抵抗
２２の他端のノード２５に接続されている。この回路で
は、トランジスタ２１．抵抗２２及びトランジスタ２３
に電流１ ｒｅｒが流れる。そして、この電流値を押さ
えるためと、チャージポンプ回路２における充、放電電
流による電荷量を低く押さえるため、抵抗２２の値によ
ってこの１ ｒｅｒの値が決定されるように、通常は抵
抗２２の値が両トランジスタ２１．２３のオン抵抗より
も十分に大きくなるように設定されている。そして、こ
の回路では、トランジスタ２１と素子寸法が同じ場合、
上記電流Ｉ ｒｅｒと等しい電流がＰチャネルＭＯＳト
ランジスタに流れるような電圧Ｖｐが上記ノード２４に
得られると共に、トランジスタ２３と素子寸法が同じ場
合、上記電流Ｉ ｒｃｆと等しい電流がＮチャネルＭＯ
Ｓトランジスタに流れるような電圧Ｖｎが上記ノード２
５に与えられる。両型圧Ｖｐ、Ｖｎは上記チャージポン
プ回路２に供給される。
後述する容量に流し込む電流と流し出る電流それぞれの
基準電流値を設定するものであり、電源電圧ＶＤＤの印
加点と接地電圧ＧＮＤの印加点との間に直列に挿入され
たＰチャネルＭＯ３）ランラスタ２Ｌ抵抗２２及びＮチ
ャネルＭＯ３）ランリスタ２３で構成されている。そし
て、上記トランジスタ２１のゲートはそのドレイン、す
なわち抵抗２２の一端のノード２４に接続され、上記ト
ランジスタ２３のゲートはそのドレイン、すなわち抵抗
２２の他端のノード２５に接続されている。この回路で
は、トランジスタ２１．抵抗２２及びトランジスタ２３
に電流１ ｒｅｒが流れる。そして、この電流値を押さ
えるためと、チャージポンプ回路２における充、放電電
流による電荷量を低く押さえるため、抵抗２２の値によ
ってこの１ ｒｅｒの値が決定されるように、通常は抵
抗２２の値が両トランジスタ２１．２３のオン抵抗より
も十分に大きくなるように設定されている。そして、こ
の回路では、トランジスタ２１と素子寸法が同じ場合、
上記電流Ｉ ｒｅｒと等しい電流がＰチャネルＭＯＳト
ランジスタに流れるような電圧Ｖｐが上記ノード２４に
得られると共に、トランジスタ２３と素子寸法が同じ場
合、上記電流Ｉ ｒｃｆと等しい電流がＮチャネルＭＯ
Ｓトランジスタに流れるような電圧Ｖｎが上記ノード２
５に与えられる。両型圧Ｖｐ、Ｖｎは上記チャージポン
プ回路２に供給される。
チャージポンプ回路２は、電源電圧■。Ｄの印加点と出
力ノード２Ｂとの間に直列に挿入された２個のＰチャネ
ルＭＯＳトランジスタ２７．２８と、上ｌ己出力ノード
２Ｂと接地電圧ＧＮＤの印加点との間に直列に挿入され
た２ａｌのＮチャネルＭＯＳトランジスタ２９．３０と
、出力ノードに存在している上記トランジスタ２８．２
９の各ドレイン容量や配線容量等からなる容量３１によ
って構成されている。なお、上記芯ｆｆ１３１は寄生的
に存在しているものではなく、真のコンデンサを用いる
場合もある。また、上記トランジスタ２７及び３ｏの各
ゲートには、上記基準電流設定回路１から出力される電
圧ｖｐ％ Ｖｎのそれぞれが供給される。上記トランジ
スタ２８のゲートには一定周波数の入力クロック信号Ｃ
ＬＫ＋ｓが供給される。また、上記トランジスタ２９の
ゲートには、論理回路５の出力信号Ｃが供給される。
力ノード２Ｂとの間に直列に挿入された２個のＰチャネ
ルＭＯＳトランジスタ２７．２８と、上ｌ己出力ノード
２Ｂと接地電圧ＧＮＤの印加点との間に直列に挿入され
た２ａｌのＮチャネルＭＯＳトランジスタ２９．３０と
、出力ノードに存在している上記トランジスタ２８．２
９の各ドレイン容量や配線容量等からなる容量３１によ
って構成されている。なお、上記芯ｆｆ１３１は寄生的
に存在しているものではなく、真のコンデンサを用いる
場合もある。また、上記トランジスタ２７及び３ｏの各
ゲートには、上記基準電流設定回路１から出力される電
圧ｖｐ％ Ｖｎのそれぞれが供給される。上記トランジ
スタ２８のゲートには一定周波数の入力クロック信号Ｃ
ＬＫ＋ｓが供給される。また、上記トランジスタ２９の
ゲートには、論理回路５の出力信号Ｃが供給される。
上記トランジスタ２７は、上記基準電流設定回路１内の
トランジスタ２１と共にカレントミラー回路を構成して
おり、トランジスタ２７に流れる電流は、上記基準電流
１ ｒｅｒの値と、トランジスタ２１と２７の寸法比に
基づいて決定される。例えばトランジスタ２１のＷ／Ｌ
（チャネル幅とチャネル長の比の値であり、この値に応
じてそのトランジスタの電流能力が決定される）を１と
仮定すると、トランジスタ２７のＷ／ＬはＡ＋ （た
だし、Ａ１は正の値である）に設定されている。同様に
上記トランジスタ３０は、上記基準電流設定回路１内の
トランジスタ２３と共にカレントミラー回路を構成して
おり、トランジスタ３０に流れる電流は、上記基Ｉ＄本
電流 ｒｃｆの値と、トランジスタ２３と３０の寸法比
に基づいて決定される。例えばトランジスタ２３のＷ／
Ｌを１と仮定すると、トランジスタ３ｏのＷ／ＬはＡ２
（ただし、Ａ２は正の値である）に設定されている。
トランジスタ２１と共にカレントミラー回路を構成して
おり、トランジスタ２７に流れる電流は、上記基準電流
１ ｒｅｒの値と、トランジスタ２１と２７の寸法比に
基づいて決定される。例えばトランジスタ２１のＷ／Ｌ
（チャネル幅とチャネル長の比の値であり、この値に応
じてそのトランジスタの電流能力が決定される）を１と
仮定すると、トランジスタ２７のＷ／ＬはＡ＋ （た
だし、Ａ１は正の値である）に設定されている。同様に
上記トランジスタ３０は、上記基準電流設定回路１内の
トランジスタ２３と共にカレントミラー回路を構成して
おり、トランジスタ３０に流れる電流は、上記基Ｉ＄本
電流 ｒｃｆの値と、トランジスタ２３と３０の寸法比
に基づいて決定される。例えばトランジスタ２３のＷ／
Ｌを１と仮定すると、トランジスタ３ｏのＷ／ＬはＡ２
（ただし、Ａ２は正の値である）に設定されている。
このような構成の回路において、トランジスタ２７、２
８は容量３１に対して電流を流し込む働きをし、トラン
ジスタ２８が入力クロック信号ＣＬ Ｋ ＩＮに基づい
てオン状態にされている期間に、トランジスタ２７によ
って決定される所定値の電流により容量３１が充電され
る。他方、２個のＮチャネルＭＯＳトランジスタ２９．
３０は上記芯ｊ１３１がら電流を流し出す働きをし、ト
ランジスタ２９が論理回路５の出力信号ＣＩ：基づいて
オン状態にされている期間に、トランジスタ３０によっ
て決定される所定値の電流により容量３１が放電される
。
８は容量３１に対して電流を流し込む働きをし、トラン
ジスタ２８が入力クロック信号ＣＬ Ｋ ＩＮに基づい
てオン状態にされている期間に、トランジスタ２７によ
って決定される所定値の電流により容量３１が充電され
る。他方、２個のＮチャネルＭＯＳトランジスタ２９．
３０は上記芯ｊ１３１がら電流を流し出す働きをし、ト
ランジスタ２９が論理回路５の出力信号ＣＩ：基づいて
オン状態にされている期間に、トランジスタ３０によっ
て決定される所定値の電流により容量３１が放電される
。
ローパスフィルタ回路３は、上記チャージポンプ回路２
の容量３１の端子電圧を平滑することによって直流電圧
を得るものであり、抵抗３２と容ｆｆ１３３とから構成
されている。なお、上記容量３１の値が十分に大きい場
合には、このローパスフィルタ回路３内の容ｊｉｔ３３
ないし抵抗３２、もしくはローパスフィルタ回路３その
ものが不要な場合もある。そして、このローパスフィル
タ回路３で得られた信号ｄは遅延回路４に供給される。
の容量３１の端子電圧を平滑することによって直流電圧
を得るものであり、抵抗３２と容ｆｆ１３３とから構成
されている。なお、上記容量３１の値が十分に大きい場
合には、このローパスフィルタ回路３内の容ｊｉｔ３３
ないし抵抗３２、もしくはローパスフィルタ回路３その
ものが不要な場合もある。そして、このローパスフィル
タ回路３で得られた信号ｄは遅延回路４に供給される。
遅延回路４は、それぞれが同様に構成された例えば３個
の遅延段３４．３５．３６を縦続接続して構成されてい
る。そして、最前段の遅延段３４には上記入力クロック
信号ＣＬＫ、Ｎが供給され、遅延段３４゜３５の出力信
号ａ、ｂは後段に入力信号として順次供給され、最後段
の遅延段３６の出力信号が遅延クロック信号ＣＬ Ｋ
ＯＵＴとして出力される。上記各遅延段３４．３５．３
６はそれぞれ、入力ノード３７に一端が接続されたＰチ
ャネルＭＯＳトランジスタ３８と、このトランジスタ３
８の他端に入力端が接続されたインバータ３９と、この
インバータ３９の出力端に一端が接続されたＰチャネル
ＭＯＳトランジスタ４０と、このトランジスタ４０の他
端に入力端が接続されたインバータ４１と、このインバ
ータ４１の出力端に接続された出力ノード４２及びこの
出力ノード４２に入力端が接続されたインバータ４３と
から構成されており、各遅延段３４．３５．３８内のト
ランジスタ３８．４０の各ゲートには上記ローパスフィ
ルタ回路３の出力信号ｄが並列に供給される。
の遅延段３４．３５．３６を縦続接続して構成されてい
る。そして、最前段の遅延段３４には上記入力クロック
信号ＣＬＫ、Ｎが供給され、遅延段３４゜３５の出力信
号ａ、ｂは後段に入力信号として順次供給され、最後段
の遅延段３６の出力信号が遅延クロック信号ＣＬ Ｋ
ＯＵＴとして出力される。上記各遅延段３４．３５．３
６はそれぞれ、入力ノード３７に一端が接続されたＰチ
ャネルＭＯＳトランジスタ３８と、このトランジスタ３
８の他端に入力端が接続されたインバータ３９と、この
インバータ３９の出力端に一端が接続されたＰチャネル
ＭＯＳトランジスタ４０と、このトランジスタ４０の他
端に入力端が接続されたインバータ４１と、このインバ
ータ４１の出力端に接続された出力ノード４２及びこの
出力ノード４２に入力端が接続されたインバータ４３と
から構成されており、各遅延段３４．３５．３８内のト
ランジスタ３８．４０の各ゲートには上記ローパスフィ
ルタ回路３の出力信号ｄが並列に供給される。
論理回路５は前記信号Ｃを得るためのものであり、例え
ば、上記遅延段３５内のインバータ４３の出力信号を反
転するインバータ４４と、このインバータ４４の出力信
号及び上記遅延段３４内のインバータ４３の出力信号が
供給されるＮＡＮＤゲート４５と、このＮＡＮＤゲート
４５の出力信号を反転するインバータ４６とから構成さ
れている。
ば、上記遅延段３５内のインバータ４３の出力信号を反
転するインバータ４４と、このインバータ４４の出力信
号及び上記遅延段３４内のインバータ４３の出力信号が
供給されるＮＡＮＤゲート４５と、このＮＡＮＤゲート
４５の出力信号を反転するインバータ４６とから構成さ
れている。
次に上記のように構成された回路の作用を第３図のタイ
ミングチャートを用いて説明する。いま、チャージポン
プ回路２内のトランジスタ２８がオンするときを考える
。この場合は入力クロック信号Ｃ，Ｌ Ｋ 、Ｎが“Ｌ
ルーベルの期間であり、この期間を第３図に示すように
ｔｌとすると、この期間ｔ１内に容ｆｆ１３１に充電さ
れる電荷量ＱＨは次式で与えられる。
ミングチャートを用いて説明する。いま、チャージポン
プ回路２内のトランジスタ２８がオンするときを考える
。この場合は入力クロック信号Ｃ，Ｌ Ｋ 、Ｎが“Ｌ
ルーベルの期間であり、この期間を第３図に示すように
ｔｌとすると、この期間ｔ１内に容ｆｆ１３１に充電さ
れる電荷量ＱＨは次式で与えられる。
Ｑ、−Ｉｒｅｒ −Ａ、 ・ 、−２を
次に、チャージポンプ回路２内のトランジスタ２９がオ
ンするときを考える。この場合は論理回路５の出力信号
Ｃ°が“Ｈ”レベルの期間であり、この期間を第３図に
示すようにｔｚとすると、この期間ｔ２内に容量３１か
ら放電される電荷量ＱＬは次式で与えられる。
ンするときを考える。この場合は論理回路５の出力信号
Ｃ°が“Ｈ”レベルの期間であり、この期間を第３図に
示すようにｔｚとすると、この期間ｔ２内に容量３１か
ら放電される電荷量ＱＬは次式で与えられる。
ＱＬ−１ｒｅｒ−Ａ２ ｔｚ−３
ここで、１．／１２の比の値がＡ ２ ／ Ａ ＋の比
の値に一致したとき、上記ＱＨは次の式で与えられる。
の値に一致したとき、上記ＱＨは次の式で与えられる。
Ｑｏ ＝Ｉｒｃｆ −Ａ、 ｔ。
−Ｉｒｃ「・Ａｔ （（Ａ２ ／ＡＩ ） ｔ
ｚ １＝Ｉｒｃｆ −Ａ２ ｔｚ−ＱＬ ・
＝ ４上記のように、ｔ＋ ／ ｔ ２−Ａ ２ ／
Ａ ＋のとき、すなわちトランジスタ２７と３０の電
流能力比が、人力クロック信号ＣＬＫＩＮと論理回路５
の出力信号Ｃのパルス幅の比の逆数と一致しているとき
は、容ｆｆ１３１に流れ込む電荷量と流れ出れ電荷量と
が等しくなり、ローパスフィルタ回路３からの出力信号
ｄの電圧値はある任意の値に定まることになる。
ｚ １＝Ｉｒｃｆ −Ａ２ ｔｚ−ＱＬ ・
＝ ４上記のように、ｔ＋ ／ ｔ ２−Ａ ２ ／
Ａ ＋のとき、すなわちトランジスタ２７と３０の電
流能力比が、人力クロック信号ＣＬＫＩＮと論理回路５
の出力信号Ｃのパルス幅の比の逆数と一致しているとき
は、容ｆｆ１３１に流れ込む電荷量と流れ出れ電荷量と
が等しくなり、ローパスフィルタ回路３からの出力信号
ｄの電圧値はある任意の値に定まることになる。
このとき、一定の電圧が供給される遅延回路４内の各遅
延段では、トランジスタ３８．４０それぞれのオン抵抗
が一定値になり、各遅延段における遅延量も一定になる
。
延段では、トランジスタ３８．４０それぞれのオン抵抗
が一定値になり、各遅延段における遅延量も一定になる
。
いま仮に、チャージポンプ回路２内のトランジスタ２７
における前記Ａ１の値が２に、トランジスタ３０におけ
る前記Ａ２の値が８にそれぞれ設定されており、Ａ ２
／ Ａ ＋の値が４にされているとき、この実施例回
路の動作は、ｔ＋ ／１２−４、すなわち、ｔ、−４ｔ
２となるような場合に安定する。
における前記Ａ１の値が２に、トランジスタ３０におけ
る前記Ａ２の値が８にそれぞれ設定されており、Ａ ２
／ Ａ ＋の値が４にされているとき、この実施例回
路の動作は、ｔ＋ ／１２−４、すなわち、ｔ、−４ｔ
２となるような場合に安定する。
ここで、もし仮に、ｔ、＞４ｔ２になったときを考える
。チャージポンプ回路２内の容量３１に充電される電荷
量と、この容ｆｆ１３１から放電される電荷量との差Ｑ
ｏは次式で与えられる。
。チャージポンプ回路２内の容量３１に充電される電荷
量と、この容ｆｆ１３１から放電される電荷量との差Ｑ
ｏは次式で与えられる。
Ｑｏ ＝ Ｉ ｖｅｒ・ＡＩ−ｔ ＩＩ ｒｅｒ・Ａ２
・ｔ ２− Ｉ ｒｅｆ’Ａ、・ｔ 、−４１ｒｅｆ’
Ａ、・ｔ ２ｍ１ｒｅｆ’Ａ＋ （ｉｔ−４ｔ２）
−５ここで、ｔ、＞４ｔ２であるから、上記５式の
Ｑｏは、Ｑｏ＞０どなる。すなわち、この場合には、容
量３１に対する充電電荷量の方が放電電荷量よりも多く
なり、ローパスフィルタ囲路３の出力信号ｄの電圧値は
上昇する。これにより、遅延回路４の各遅延段内のトラ
ンジスタ３８．４０のオン抵抗が高くなり、各遅延段に
おける遅延量は増大する。すなわち、図中の信号ａとｂ
の遅延時間差であるｔｚが大きくなる。この状態は、ｔ
、＞４ｔ２の状態からｔ、ｍ４ｔ２の状態となるまで続
く。そして、ｔ、５ｗ４ｔ２の状態になると、容ｆｆ１
３１に対する充電電荷量と放電電荷量とが等しくなり、
信号ｄの電圧値の上昇が止まり、このまま安定する。
・ｔ ２− Ｉ ｒｅｆ’Ａ、・ｔ 、−４１ｒｅｆ’
Ａ、・ｔ ２ｍ１ｒｅｆ’Ａ＋ （ｉｔ−４ｔ２）
−５ここで、ｔ、＞４ｔ２であるから、上記５式の
Ｑｏは、Ｑｏ＞０どなる。すなわち、この場合には、容
量３１に対する充電電荷量の方が放電電荷量よりも多く
なり、ローパスフィルタ囲路３の出力信号ｄの電圧値は
上昇する。これにより、遅延回路４の各遅延段内のトラ
ンジスタ３８．４０のオン抵抗が高くなり、各遅延段に
おける遅延量は増大する。すなわち、図中の信号ａとｂ
の遅延時間差であるｔｚが大きくなる。この状態は、ｔ
、＞４ｔ２の状態からｔ、ｍ４ｔ２の状態となるまで続
く。そして、ｔ、５ｗ４ｔ２の状態になると、容ｆｆ１
３１に対する充電電荷量と放電電荷量とが等しくなり、
信号ｄの電圧値の上昇が止まり、このまま安定する。
次に、上記とは逆に、ｔ、＜４ｔ２になったときを考え
る。このとき、上記５式で与えられる電荷量の差ＱＤは
、Ｑｏ＜０となり、容量３（に対する放電電荷量の方が
充電電荷量よりも多くなる。
る。このとき、上記５式で与えられる電荷量の差ＱＤは
、Ｑｏ＜０となり、容量３（に対する放電電荷量の方が
充電電荷量よりも多くなる。
従って、ローパスフィルタ回路３の出力信号ｄの電圧値
は下降し、遅延回路４の各遅延段内のトランジスタ３８
．４０のオン抵抗が低°くなる。従って、各遅延段にお
ける遅延量は減少し、信号ａとｂの遅延時間差であるｔ
ｚが小さくなる。この状態は、ｔ、＜４ｔ２の状態から
ｔ、−４ｔ２の状態となるまで続く。そして、ｔｔｓ−
４ｔ、の状態になると、容量３１に対する充電電荷量と
放電電荷量とが等しくなり、信号ｄの電圧値の下降が止
まり、このまま安定する。
は下降し、遅延回路４の各遅延段内のトランジスタ３８
．４０のオン抵抗が低°くなる。従って、各遅延段にお
ける遅延量は減少し、信号ａとｂの遅延時間差であるｔ
ｚが小さくなる。この状態は、ｔ、＜４ｔ２の状態から
ｔ、−４ｔ２の状態となるまで続く。そして、ｔｔｓ−
４ｔ、の状態になると、容量３１に対する充電電荷量と
放電電荷量とが等しくなり、信号ｄの電圧値の下降が止
まり、このまま安定する。
このように遅延回路４の各遅延段における遅延量ｔ２は
、上記Ａ１とＡ２の比の値に基づき、上記チャージポン
プ回路２、ローパスフィルタ回路３、遅延回路４及び論
理回路５からなる位相同期ループにより、常に一定値と
なるように制御される。すなわち、この実施例の場合、
入力クロック信号ＣＬ Ｋ ＩＮの“Ｌ″レベル期間ｔ
１の１／４に相当する遅延量を各遅延段で得ることがで
き、入力クロック信号ＣＬＫ＋ｓに対する出力クロック
信号ＣＬ Ｋ ｏｕｔの遅延時間は３ｔ２となる。
、上記Ａ１とＡ２の比の値に基づき、上記チャージポン
プ回路２、ローパスフィルタ回路３、遅延回路４及び論
理回路５からなる位相同期ループにより、常に一定値と
なるように制御される。すなわち、この実施例の場合、
入力クロック信号ＣＬ Ｋ ＩＮの“Ｌ″レベル期間ｔ
１の１／４に相当する遅延量を各遅延段で得ることがで
き、入力クロック信号ＣＬＫ＋ｓに対する出力クロック
信号ＣＬ Ｋ ｏｕｔの遅延時間は３ｔ２となる。
なお、この実施例ではＡ１とＡ２との比（Ａ ２／ Ａ
Ｉ）の値を４に設定し、遅延回路４には３個の遅延段
を設けることによって、３ｔ２の遅延時間を得る場合に
ついて説明したが、これはＡ２／Ａ１の値及び遅延回路
４内の遅延段の数を必要に応じて増減することにより、
種々の遅延時間を得ることができることはもちろんであ
る。
Ｉ）の値を４に設定し、遅延回路４には３個の遅延段
を設けることによって、３ｔ２の遅延時間を得る場合に
ついて説明したが、これはＡ２／Ａ１の値及び遅延回路
４内の遅延段の数を必要に応じて増減することにより、
種々の遅延時間を得ることができることはもちろんであ
る。
次に上記実施例回路の種々の変形例について説明する。
第４図は上記第２図の実施例回路の第１の変形例に係る
構成を示す回路図である。上記第２図の実施例回路では
、論理回路５を、インバータ４４、ＮＡＮＤゲート４５
及びインバータ４６を用いて構成し、論理回路５の出力
信号ＣをＮチャネルＭＯＳトランジスタ２９のゲートに
供給し、入力り口・ツク信号ＣＬ Ｋ ＩＮをＰチャネ
ルＭＯＳトランジスタ２８のゲートに供給する場合につ
いて説明したが、この変形例回路では、論理回路５を前
記遅延段３４゜３５内の各インバータ４３の出力信号が
供給されるＮＯＲゲート４９と、このＮＯＲゲート４９
の出力信号を反転するインバータ４６とから構成し、こ
の論理回路５の出力信号ＣをＰチャネルＭＯ５）ランリ
スタ２８のゲートに供給し、人力クロック（５号ＣＬＫ
ＩＮをＮチャネルＭＯ３Ｉ−ランリスタ２９のゲートに
供給するように変更したものである。
構成を示す回路図である。上記第２図の実施例回路では
、論理回路５を、インバータ４４、ＮＡＮＤゲート４５
及びインバータ４６を用いて構成し、論理回路５の出力
信号ＣをＮチャネルＭＯＳトランジスタ２９のゲートに
供給し、入力り口・ツク信号ＣＬ Ｋ ＩＮをＰチャネ
ルＭＯＳトランジスタ２８のゲートに供給する場合につ
いて説明したが、この変形例回路では、論理回路５を前
記遅延段３４゜３５内の各インバータ４３の出力信号が
供給されるＮＯＲゲート４９と、このＮＯＲゲート４９
の出力信号を反転するインバータ４６とから構成し、こ
の論理回路５の出力信号ＣをＰチャネルＭＯ５）ランリ
スタ２８のゲートに供給し、人力クロック（５号ＣＬＫ
ＩＮをＮチャネルＭＯ３Ｉ−ランリスタ２９のゲートに
供給するように変更したものである。
この場合、論理回路５の出力信号Ｃは￥Ｓ５図のタイミ
ングチャートに示すような関係となるが、トランジスタ
２７におけるＡ１とトランジスタ３０におけるＡ２との
比の値が、入力クロック信号ＣＬ Ｋ 、Ｎと論理回路
５の出力信号Ｃのパルス幅の比との逆数と一致するよう
に設定されているならば、第５図に示すように前記第２
図の場合と同様の遅延時間を得ることができる。
ングチャートに示すような関係となるが、トランジスタ
２７におけるＡ１とトランジスタ３０におけるＡ２との
比の値が、入力クロック信号ＣＬ Ｋ 、Ｎと論理回路
５の出力信号Ｃのパルス幅の比との逆数と一致するよう
に設定されているならば、第５図に示すように前記第２
図の場合と同様の遅延時間を得ることができる。
第６図は上記第２図の実施例回路の第２の変形例に係る
構成を示す回路図である。
構成を示す回路図である。
この変形例回路では、前記チャージポンプ回路２におい
て、出力ノード２Ｂと接地電圧ＧＮＤの印加点との間に
２個のＮチャネルＭＯＳトランジスタ２９．３０を直列
に挿入し、さらに出力ノード２Ｂと接地電圧ＧＮＤの印
加点との間に２個のＮチャネルＭＯＳトランジスタ １
４４． １４５を直列に挿入する共に、それぞれ２個の
ＮＡＮＤゲート １４６゜１４７及びインバータ １４
８． １４９を設けるようにしたものである。上記両Ｎ
ＡＮＤゲート １４６． １４７の各一方入力端には前
記論理回路５の出力信号Ｃが並列に供給され、両ＮＡＮ
Ｄゲート １４６． １４７の各他方入力端には外部か
ら選択信号Ｓ２．３１がそれぞれ供給される。上記両Ｎ
ＡＮＤゲート１４８、 １４７の出力信号は上記インバ
ータ １４８゜１４９のそれぞれを介して上記トランジ
スタ １４４゜１４５の各ゲートに供給されている。な
お、上記トランジスタ３０． １４５の各ゲートには前
記電圧Ｖｎが並列に供給されている。
て、出力ノード２Ｂと接地電圧ＧＮＤの印加点との間に
２個のＮチャネルＭＯＳトランジスタ２９．３０を直列
に挿入し、さらに出力ノード２Ｂと接地電圧ＧＮＤの印
加点との間に２個のＮチャネルＭＯＳトランジスタ １
４４． １４５を直列に挿入する共に、それぞれ２個の
ＮＡＮＤゲート １４６゜１４７及びインバータ １４
８． １４９を設けるようにしたものである。上記両Ｎ
ＡＮＤゲート １４６． １４７の各一方入力端には前
記論理回路５の出力信号Ｃが並列に供給され、両ＮＡＮ
Ｄゲート １４６． １４７の各他方入力端には外部か
ら選択信号Ｓ２．３１がそれぞれ供給される。上記両Ｎ
ＡＮＤゲート１４８、 １４７の出力信号は上記インバ
ータ １４８゜１４９のそれぞれを介して上記トランジ
スタ １４４゜１４５の各ゲートに供給されている。な
お、上記トランジスタ３０． １４５の各ゲートには前
記電圧Ｖｎが並列に供給されている。
このような構成の回路において、いま一方の選択信号Ｓ
１が“Ｈ”レベルにされると、トランジスタ２９が選択
され、前記第２図の実施例の場合と同様の遅延時間が得
られる。一方、選択信号Ｓ２が“Ｈ”レベルにされると
、今度はトランジスタ１４４が選択され、トランジスタ
１４５の？ｌ５ｆｉ能力に応じて容量３１の放電が行
われる。例えば、トランジスタ １４５の電流能力がト
ランジスタ２９の電流能力の２倍に設定されているなら
ば、前記第３図中の信号Ｃのパルス幅は１／２となる。
１が“Ｈ”レベルにされると、トランジスタ２９が選択
され、前記第２図の実施例の場合と同様の遅延時間が得
られる。一方、選択信号Ｓ２が“Ｈ”レベルにされると
、今度はトランジスタ１４４が選択され、トランジスタ
１４５の？ｌ５ｆｉ能力に応じて容量３１の放電が行
われる。例えば、トランジスタ １４５の電流能力がト
ランジスタ２９の電流能力の２倍に設定されているなら
ば、前記第３図中の信号Ｃのパルス幅は１／２となる。
従って、遅延回路４内の各遅延段における遅延時間は（
１／２）ｔ２となり、全体の遅延時間、すなわち入力ク
ロック信号ＣＬＫＩＮに対する出力クロック信号ＣＬＫ
ＯＵＴの遅延時間は（３／２）ｔ、となる。すなわち、
この変形例回路は、チャージポンプ回路２の放電電流値
を外部の制御信号（Ｓｌ。
１／２）ｔ２となり、全体の遅延時間、すなわち入力ク
ロック信号ＣＬＫＩＮに対する出力クロック信号ＣＬＫ
ＯＵＴの遅延時間は（３／２）ｔ、となる。すなわち、
この変形例回路は、チャージポンプ回路２の放電電流値
を外部の制御信号（Ｓｌ。
Ｓ２）によって制御できるようにしたものである。
なお、このような変形を充電電流側にも同様に施すこと
ができる。
ができる。
また、上記論理回路５の代りに、第７図の回路図に示す
ような構成のものを用いても同様に動作する。すなわち
、この変形例による論理回路５は、前記遅延段３４内の
インバータ４３の出力信号及び前記入力クロック信号Ｃ
ＬＫＩＮが供給されるＮＡＮＤゲート４７と、このＮＡ
ＮＤゲート４７の出力信号を反転するインバータ４８と
から構成されている。このような構成の論理回路の出力
信号Ｃは、第８図のタイミングチャートに示すように第
２図のものと同様にｔ２のパルス幅を持つものとなる。
ような構成のものを用いても同様に動作する。すなわち
、この変形例による論理回路５は、前記遅延段３４内の
インバータ４３の出力信号及び前記入力クロック信号Ｃ
ＬＫＩＮが供給されるＮＡＮＤゲート４７と、このＮＡ
ＮＤゲート４７の出力信号を反転するインバータ４８と
から構成されている。このような構成の論理回路の出力
信号Ｃは、第８図のタイミングチャートに示すように第
２図のものと同様にｔ２のパルス幅を持つものとなる。
第９図（ａ）、（ｂ）、（ｃ）はそれぞれ、上記遅延回
路４内に設けられる各遅延段の他の構成を示す回路図で
ある。第９図（ａ）のものは、Ｐチャネル及びＮチャネ
ルＭＯＳ）ランリスタが並列接続され、一端が入力ノー
ド３７に接続されたＣＭＯ３）ランスミッションゲート
５１と、このトランスミッションゲート５１の他端に入
力端が接続されたインバータ５２と、同じ（Ｐチャネル
及びＮチャネルＭＯＳ）ランリスタが並列接続され、一
端が上記インバータ５２の出力端に接続されたＣＭＯＳ
トランスミッションゲート５３と、このトランスミッシ
ョンゲート５３の他端に入力端が接続され、その出力端
が出力ノード４２に接続されたインバータ５４と、この
出力ノード４２に入力端が接続されたインバータ５５と
から構成されており、両トランスミッションゲート５１
．５３のＰチャネルＭＯＳトランジスタ側の各ゲートに
は前記ローパスフィルタ回路３の出力信号ｄが並列に供
給され、ＮチャネルＭＯＳトランジスタ側の各ゲートに
は電源電圧ｖＤＤが並列に供給されている。すなわち、
この遅延段は第２図中の各ＰチャネルＭＯＳトランジス
タ３８．４０に対し、ゲートに電ｌＮ、電圧ｖＤｌ）が
印加されたＮチャネルＭＯＳ）ランリスタをそれぞれ並
列接続したことにより、遅延伝達特性に変化を持たせた
ものである。
路４内に設けられる各遅延段の他の構成を示す回路図で
ある。第９図（ａ）のものは、Ｐチャネル及びＮチャネ
ルＭＯＳ）ランリスタが並列接続され、一端が入力ノー
ド３７に接続されたＣＭＯ３）ランスミッションゲート
５１と、このトランスミッションゲート５１の他端に入
力端が接続されたインバータ５２と、同じ（Ｐチャネル
及びＮチャネルＭＯＳ）ランリスタが並列接続され、一
端が上記インバータ５２の出力端に接続されたＣＭＯＳ
トランスミッションゲート５３と、このトランスミッシ
ョンゲート５３の他端に入力端が接続され、その出力端
が出力ノード４２に接続されたインバータ５４と、この
出力ノード４２に入力端が接続されたインバータ５５と
から構成されており、両トランスミッションゲート５１
．５３のＰチャネルＭＯＳトランジスタ側の各ゲートに
は前記ローパスフィルタ回路３の出力信号ｄが並列に供
給され、ＮチャネルＭＯＳトランジスタ側の各ゲートに
は電源電圧ｖＤＤが並列に供給されている。すなわち、
この遅延段は第２図中の各ＰチャネルＭＯＳトランジス
タ３８．４０に対し、ゲートに電ｌＮ、電圧ｖＤｌ）が
印加されたＮチャネルＭＯＳ）ランリスタをそれぞれ並
列接続したことにより、遅延伝達特性に変化を持たせた
ものである。
第９図（ｂ）の遅延段は、２個のゲート回路５６゜５７
と１個のインバータ５８とから構成されている。
と１個のインバータ５８とから構成されている。
上記ケート回路５Ｂハ、ｆＬ［！圧ｖＤＤ）印加点と内
部ノード５９との間に直列に挿入された２個のＰチャネ
ルＭＯ３）ランジスタロ０．６１と、内部ノード５９と
接地電圧ＧＮＤの印加点との間に挿入された１個のＮチ
ャネルＭＯＳ）ランジスタロ２とから構成され、トラン
ジスタ６０のゲートには前記ローパスフィルタ回路３の
出力信号ｄが、トランジスタｆｉｔ、 ８２の各ゲニト
には人カッｉド３７の信号が供給される。他方のゲート
回路５７も上記一方のゲート回路５６と同様に、２個の
ＰチャネルＭＯＳトランジスタ６０．６１と１個のＮチ
ャネルＭＯＳ）ランジスタロ２とから構成され、トラン
ジスタ１１０のゲートには前記信号ｄが、トランジスタ
６１．６２の各ゲートには内部ノード５９の信号が供給
される。また、上記インバータ５８は出力ノード４２の
信号を反転して出力する。
部ノード５９との間に直列に挿入された２個のＰチャネ
ルＭＯ３）ランジスタロ０．６１と、内部ノード５９と
接地電圧ＧＮＤの印加点との間に挿入された１個のＮチ
ャネルＭＯＳ）ランジスタロ２とから構成され、トラン
ジスタ６０のゲートには前記ローパスフィルタ回路３の
出力信号ｄが、トランジスタｆｉｔ、 ８２の各ゲニト
には人カッｉド３７の信号が供給される。他方のゲート
回路５７も上記一方のゲート回路５６と同様に、２個の
ＰチャネルＭＯＳトランジスタ６０．６１と１個のＮチ
ャネルＭＯＳ）ランジスタロ２とから構成され、トラン
ジスタ１１０のゲートには前記信号ｄが、トランジスタ
６１．６２の各ゲートには内部ノード５９の信号が供給
される。また、上記インバータ５８は出力ノード４２の
信号を反転して出力する。
この遅延段では、各ゲート回路５６．５７内のＰチャネ
ルＭＯＳトランジスタ６０のオン抵抗が前記ローパスフ
ィルタ回路３の出力信号ｄに応じて制御されることによ
り、遅延量が決定される。
ルＭＯＳトランジスタ６０のオン抵抗が前記ローパスフ
ィルタ回路３の出力信号ｄに応じて制御されることによ
り、遅延量が決定される。
第９図＜ｃ＞の遅延段は、インバータ６３とゲート回路
６４とから構成されている。上記インバータＧ３には入
力ノード３７の信号が供給される。上記ゲート回路６４
は、電源電圧ｖＤＤの印加点と出力ノード４２との間に
直列に挿入された２個のＰチャネルＭＯＳトランジスタ
８５．６８と、出力ノード４２と接地電圧ＧＮＤの印加
点との間に挿入された１個のＮチャネルＭＯＳトランジ
スタ６７とから構成され、トランジスタ、６５のゲート
には前記ローパスフィルタ回路３の出力信号ｄが、トラ
ンジスタ８６．６７の各ゲートには上記インバータ６３
の出力信号が供給される。また、上記インバータＢ３の
出力信号は前記論理回路５の入力信号としても使用され
る。
６４とから構成されている。上記インバータＧ３には入
力ノード３７の信号が供給される。上記ゲート回路６４
は、電源電圧ｖＤＤの印加点と出力ノード４２との間に
直列に挿入された２個のＰチャネルＭＯＳトランジスタ
８５．６８と、出力ノード４２と接地電圧ＧＮＤの印加
点との間に挿入された１個のＮチャネルＭＯＳトランジ
スタ６７とから構成され、トランジスタ、６５のゲート
には前記ローパスフィルタ回路３の出力信号ｄが、トラ
ンジスタ８６．６７の各ゲートには上記インバータ６３
の出力信号が供給される。また、上記インバータＢ３の
出力信号は前記論理回路５の入力信号としても使用され
る。
この構成の遅延段では、ゲート回路６４内のＰチャネル
ＭＯ８）ランジスタロ５のオン抵抗が前記ローパスフィ
ルタ回路３の出力信号ｄに応じて制御されることにより
、遅延量が決定される。
ＭＯ８）ランジスタロ５のオン抵抗が前記ローパスフィ
ルタ回路３の出力信号ｄに応じて制御されることにより
、遅延量が決定される。
ところで、上記第２図の実施例回路では、ローパスフィ
ルタ回路３の出力信号ｄをそのまま遅延回路４に供給し
ていたが、これは第１０図の変形何回路に示すように、
ローパスフィルタ回路３の出力信号ｄをレベル変換回路
６に供給し、さらにこのレベル変換回路６の出力信号ｅ
をローパスフィルタ回路７を介して遅延回路４に供給す
るようにしてもよい。なお、この場合にも上記ローパス
フィルタ回路７は必要に応じて設けられる。
ルタ回路３の出力信号ｄをそのまま遅延回路４に供給し
ていたが、これは第１０図の変形何回路に示すように、
ローパスフィルタ回路３の出力信号ｄをレベル変換回路
６に供給し、さらにこのレベル変換回路６の出力信号ｅ
をローパスフィルタ回路７を介して遅延回路４に供給す
るようにしてもよい。なお、この場合にも上記ローパス
フィルタ回路７は必要に応じて設けられる。
上記レベル変換回路６は、ＰチャネルＭＯＳトランジス
タ７１及びＮチャネルＭＯＳ）ランジスタフ２からなり
、前記信号ｄが供給されるインバータ７３と、Ｐチャネ
ルＭＯＳトランジスタ７４及びＮチャネルＭＯＳトラン
ジスタ７５からなり上記インバータ７３の出力信号が供
給されるソースフォロワ型のインバータ７６とから構成
されている。また、ローパスフィルタ回路７は上記ロー
パスフィルタ回路３と同様に、抵抗３２と容量３３とか
ら構成されている。
タ７１及びＮチャネルＭＯＳ）ランジスタフ２からなり
、前記信号ｄが供給されるインバータ７３と、Ｐチャネ
ルＭＯＳトランジスタ７４及びＮチャネルＭＯＳトラン
ジスタ７５からなり上記インバータ７３の出力信号が供
給されるソースフォロワ型のインバータ７６とから構成
されている。また、ローパスフィルタ回路７は上記ロー
パスフィルタ回路３と同様に、抵抗３２と容量３３とか
ら構成されている。
上記ローパスフィルタ回路３の出力信号ｄの変化する電
圧範囲はＶＤＤとＧＮＤとの間である。これに対し、レ
ベル変換回路６の出力信号ｅのそれはＶＤＤとＧＮＤ＋
ＶＬｈｎ （Ｖｔｈｎ １ｉＮ４−４ｒ＊ＡｔＭＯ３
）ランリスタの閾値電圧）との間になる。
圧範囲はＶＤＤとＧＮＤとの間である。これに対し、レ
ベル変換回路６の出力信号ｅのそれはＶＤＤとＧＮＤ＋
ＶＬｈｎ （Ｖｔｈｎ １ｉＮ４−４ｒ＊ＡｔＭＯ３
）ランリスタの閾値電圧）との間になる。
すなわち、信号ｅの電圧範囲が信号ｄに対し狭まった分
だけ、ローパスフィルタ回路７の出力信号ｆの電圧の変
化範囲もせばまり、遅延回路４における各遅延段内のト
ランジスタＨ，４０の感度が低下することになる。すな
わち、信号ｄの微少電圧変化ΔＶｄに対する信号ｆの微
少電圧変化ΔＶｆとの間には、ΔＶｄ＞ΔＶｆなる関係
が成立し、これにより各遅延段の感度が低下し、感度が
低下した分だけ、回路全体の系の安定性や特性に冗長性
を持たせることができる。
だけ、ローパスフィルタ回路７の出力信号ｆの電圧の変
化範囲もせばまり、遅延回路４における各遅延段内のト
ランジスタＨ，４０の感度が低下することになる。すな
わち、信号ｄの微少電圧変化ΔＶｄに対する信号ｆの微
少電圧変化ΔＶｆとの間には、ΔＶｄ＞ΔＶｆなる関係
が成立し、これにより各遅延段の感度が低下し、感度が
低下した分だけ、回路全体の系の安定性や特性に冗長性
を持たせることができる。
次にこの発明の第２の実施例を説明する。第１１図はこ
の発明に係るクロック信号発生回路の構成を示す回路図
である。この実施例回路は、前記第２図の信号遅延回路
を用い、前記と同様にＡ ２ ／ Ａ Ｉの値を４に設
定することで、入力クロック信号ＣＬＫ、、の２倍の周
波数を持つ出力クロック信号ＣＬ Ｋ ｏｕｔ＋及び４
倍の周波数を持つ出力クロック信号ＣＬＫｏＵア、をそ
れぞれ取出すように構成したものである。
の発明に係るクロック信号発生回路の構成を示す回路図
である。この実施例回路は、前記第２図の信号遅延回路
を用い、前記と同様にＡ ２ ／ Ａ Ｉの値を４に設
定することで、入力クロック信号ＣＬＫ、、の２倍の周
波数を持つ出力クロック信号ＣＬ Ｋ ｏｕｔ＋及び４
倍の周波数を持つ出力クロック信号ＣＬＫｏＵア、をそ
れぞれ取出すように構成したものである。
すなわち、この実施例回路では、前記第２図に示すよう
に、基準電流設定回路１、チャージポンプ回路２、ロー
パスフィルタ回路３、遅延回路４、論理回路５からなる
信号遅延回路に対して、さらに出力論理回路８を追加す
るようにしたものである。
に、基準電流設定回路１、チャージポンプ回路２、ロー
パスフィルタ回路３、遅延回路４、論理回路５からなる
信号遅延回路に対して、さらに出力論理回路８を追加す
るようにしたものである。
上記出力論理回路８は２個の論理回路９．ＩＯで構成さ
れている。そして、一方の論理回路９は、入力クロック
信号ＣＬ Ｋ ＩＮを反転するインバータ８１、前記遅
延段３５内のインバータ４３の出力信号を反転するイン
バータ８２、入力クロック信号ＣＬＫＩＮ及び遅延段３
５内のインバータ４３の出力信号が供給されるＡＮＤゲ
ート８３、上記両インバータ８１．８２の出力信号が供
給されるＡＮＤゲート８４、上記２個のＡＮＤゲート１
１３．８４の出力信号が供給されるＮＯＲゲート８５及
びこのＮＯＲゲート８５の出力信号を反転するインバー
タ８６とから構成されており、第１２図のタイミングチ
ャートに示すように、入力クロック信号ＣＬＫＩＮの２
倍の周波数を持つクロック信号ＣＬ Ｋ ０１１Ｔ’ｌ
を出力する。
れている。そして、一方の論理回路９は、入力クロック
信号ＣＬ Ｋ ＩＮを反転するインバータ８１、前記遅
延段３５内のインバータ４３の出力信号を反転するイン
バータ８２、入力クロック信号ＣＬＫＩＮ及び遅延段３
５内のインバータ４３の出力信号が供給されるＡＮＤゲ
ート８３、上記両インバータ８１．８２の出力信号が供
給されるＡＮＤゲート８４、上記２個のＡＮＤゲート１
１３．８４の出力信号が供給されるＮＯＲゲート８５及
びこのＮＯＲゲート８５の出力信号を反転するインバー
タ８６とから構成されており、第１２図のタイミングチ
ャートに示すように、入力クロック信号ＣＬＫＩＮの２
倍の周波数を持つクロック信号ＣＬ Ｋ ０１１Ｔ’ｌ
を出力する。
他方の論理回路ＩＯは、入力クロック信号ＣＬＫＩＮを
反転するインバータ８７、前記各遅延段３４〜３Ｂ内の
各インバータ４３の出力信号をそれぞれ反転するインバ
ータ８８〜９０、入力クロック信号ＣＬＫ、Ｎ及び遅延
段３４内のインバータ４３の出力信号が供給されるＡＮ
Ｄゲート９１．上記インバータ８９の出力信号及び遅延
段３６内のインバータ４３の出力信号が供給されるＡＮ
Ｄゲート９２、上記両インバータ８７．８８の出力信号
が供給されるＡＮＤゲート９３、遅延段３５内のインバ
ータ４３の出力信号及びゲート９４、上記４個のＡＮＤ
ゲー）９１〜９４の出力信号が供給されるＮＯＲゲート
９５及びこのＮＯＲゲート９５の出力信号を反転するイ
ンバータ９Ｂとから構成され、Ｆｉｇ、１２のタイミン
グチャートに示すように、人力クロック信号ＣＬ Ｋ
ＩＮの４倍の周波数を持つクロック信号ＣＬ Ｋ ０Ｕ
Ｔ２を出力する。
反転するインバータ８７、前記各遅延段３４〜３Ｂ内の
各インバータ４３の出力信号をそれぞれ反転するインバ
ータ８８〜９０、入力クロック信号ＣＬＫ、Ｎ及び遅延
段３４内のインバータ４３の出力信号が供給されるＡＮ
Ｄゲート９１．上記インバータ８９の出力信号及び遅延
段３６内のインバータ４３の出力信号が供給されるＡＮ
Ｄゲート９２、上記両インバータ８７．８８の出力信号
が供給されるＡＮＤゲート９３、遅延段３５内のインバ
ータ４３の出力信号及びゲート９４、上記４個のＡＮＤ
ゲー）９１〜９４の出力信号が供給されるＮＯＲゲート
９５及びこのＮＯＲゲート９５の出力信号を反転するイ
ンバータ９Ｂとから構成され、Ｆｉｇ、１２のタイミン
グチャートに示すように、人力クロック信号ＣＬ Ｋ
ＩＮの４倍の周波数を持つクロック信号ＣＬ Ｋ ０Ｕ
Ｔ２を出力する。
この実施例回路では、２個の論理回路９．ＩＯに織それ
ぞれ、一定周波数の入力クロック信号ＣＬ Ｋ ＋ Ｎ
及び前記のように位相同期ループによって常に一定の遅
延量となるように制御された各遅延段３４〜３６の遅延
出力が選択的に供給されている。
ぞれ、一定周波数の入力クロック信号ＣＬ Ｋ ＋ Ｎ
及び前記のように位相同期ループによって常に一定の遅
延量となるように制御された各遅延段３４〜３６の遅延
出力が選択的に供給されている。
このため、両輪理回路９．１０から出力される出力クロ
ック信号ＣＬ Ｋ ｏｕｔ＋、 ＣＬ Ｋ ０ＵＴ２
の周波数は、製造条件のばらつき等の影響を受けずに安
定する。
ック信号ＣＬ Ｋ ｏｕｔ＋、 ＣＬ Ｋ ０ＵＴ２
の周波数は、製造条件のばらつき等の影響を受けずに安
定する。
なお、この実施例回路では、出力論理回路８内に設ける
論理回路として種々の構成のものを用いることにより、
入力クロック信号ＣＬＫＩＮの周波数よりも高く、ＣＬ
ＫＩＮの周波数の任意倍の周波数を持つ出力クロック信
号を取出すことが可能である。さらにこの実施例回路の
場合にも、第４図に示すような構成の論理回路５を設け
ることにより、入力クロック信号ＣＬ Ｋ ＩＮをＮチ
ャネルＭＯ８）ランリスタ２９のゲートに、論理回路５
の出力信号ＣをＰチャネルＭＯＳトランジスタ２８のゲ
ートにそれぞれ供給して動作させることができる。そし
て、第２図の実施例回路に施された全ての変形をこの実
施例回路に施すことができる。
論理回路として種々の構成のものを用いることにより、
入力クロック信号ＣＬＫＩＮの周波数よりも高く、ＣＬ
ＫＩＮの周波数の任意倍の周波数を持つ出力クロック信
号を取出すことが可能である。さらにこの実施例回路の
場合にも、第４図に示すような構成の論理回路５を設け
ることにより、入力クロック信号ＣＬ Ｋ ＩＮをＮチ
ャネルＭＯ８）ランリスタ２９のゲートに、論理回路５
の出力信号ＣをＰチャネルＭＯＳトランジスタ２８のゲ
ートにそれぞれ供給して動作させることができる。そし
て、第２図の実施例回路に施された全ての変形をこの実
施例回路に施すことができる。
第１３図はこの発明の第３の実施例に係るクロック信号
発生回路の構成を示す回路図である。この実施例回路で
は、上記第１１図のクロック信号発生回路の出力論理回
路８として、図示のような構成のものを設けるようにし
たものである。この出力論理回路８は、入力クロック信
号ＣＬＫＩＮを反転するインバータ １００、前記遅延
段３Ｂ内のインバータ４３の出力信号を反転するインバ
ータ １０１、入力クロック信号ＣＬ Ｋ 、Ｎ及び遅
延段３６内のインバータ４３の出力信号が供給されるＮ
ＡＮＤゲート１０２、このＮＡＮＤゲート １０２の出
力信号を反転するインバータ １０３、上記両インバー
タ １００゜ｌｏｔの出力信号が供給されるＮＡＮＤゲ
ート１０４、このＮＡＮＤゲート １０４の出力信号を
反転するインバータ １０５とから構成されており、第
１４図のタイミングチャートに示すように、大力クロッ
ク信号ＣＬＫＩＮとそれぞれ同じ周波数を持つ２ Ｍｌ
のクロック信号φ１．φ２を出力する。
発生回路の構成を示す回路図である。この実施例回路で
は、上記第１１図のクロック信号発生回路の出力論理回
路８として、図示のような構成のものを設けるようにし
たものである。この出力論理回路８は、入力クロック信
号ＣＬＫＩＮを反転するインバータ １００、前記遅延
段３Ｂ内のインバータ４３の出力信号を反転するインバ
ータ １０１、入力クロック信号ＣＬ Ｋ 、Ｎ及び遅
延段３６内のインバータ４３の出力信号が供給されるＮ
ＡＮＤゲート１０２、このＮＡＮＤゲート １０２の出
力信号を反転するインバータ １０３、上記両インバー
タ １００゜ｌｏｔの出力信号が供給されるＮＡＮＤゲ
ート１０４、このＮＡＮＤゲート １０４の出力信号を
反転するインバータ １０５とから構成されており、第
１４図のタイミングチャートに示すように、大力クロッ
ク信号ＣＬＫＩＮとそれぞれ同じ周波数を持つ２ Ｍｌ
のクロック信号φ１．φ２を出力する。
この実施例回路でも、出力論理回路８には一定周波数の
入力クロック信号ＣＬ Ｋ ＩＮ及び前記のように位相
同期ループによって常に一定の遅延量となるように制御
された各遅延段の遅延出力が供給されているので、この
出力論理回路１１から出力される２相のクロック信号φ
ｌ、φ２の周波数は製造条件のばらつき等の影響を受け
ずに安定する。
入力クロック信号ＣＬ Ｋ ＩＮ及び前記のように位相
同期ループによって常に一定の遅延量となるように制御
された各遅延段の遅延出力が供給されているので、この
出力論理回路１１から出力される２相のクロック信号φ
ｌ、φ２の周波数は製造条件のばらつき等の影響を受け
ずに安定する。
なお、この実施例回路でも、遅延回路４内の遅延段の数
を増加させ、出力論理回路８内に設ける論理回路の構成
を変更することにより、２相以上の多相タロツク信号を
取出すことも可能である。
を増加させ、出力論理回路８内に設ける論理回路の構成
を変更することにより、２相以上の多相タロツク信号を
取出すことも可能である。
さらにこの実施例回路の場合にも、第４図に示すような
構成の論理回路５を設けることにより、入力クロック信
号ＣＬＫＩＮをＮチャネルＭＯＳトランジスタ２９のゲ
ートに、論理回路５の出力信号ＣをＰチャネルＭＯＳト
ランジスタ２８のゲートにそれぞれ供給して動作させる
ことができる。そして、第２図の実施例回路に施された
全ての変形をこの実施例回路に施すことができる。
構成の論理回路５を設けることにより、入力クロック信
号ＣＬＫＩＮをＮチャネルＭＯＳトランジスタ２９のゲ
ートに、論理回路５の出力信号ＣをＰチャネルＭＯＳト
ランジスタ２８のゲートにそれぞれ供給して動作させる
ことができる。そして、第２図の実施例回路に施された
全ての変形をこの実施例回路に施すことができる。
第１５図はこの発明の第４の実施例に係るクロック信号
発生回路の構成を示す回路図である。この実施例回路は
上記第１３図のクロック信号発生回路と同様に、この発
明を２相のクロック信号を取出すクロック信号発生回路
に実施したものであり、前記出力論理回路８内に論理回
路１２と、この論理回路１２の出力信号φｌが供給され
る遅延回路１３を設けるようにしたものである。
発生回路の構成を示す回路図である。この実施例回路は
上記第１３図のクロック信号発生回路と同様に、この発
明を２相のクロック信号を取出すクロック信号発生回路
に実施したものであり、前記出力論理回路８内に論理回
路１２と、この論理回路１２の出力信号φｌが供給され
る遅延回路１３を設けるようにしたものである。
上記論理回路１２は、入力クロック信号ＣＬ Ｋ 、Ｎ
及び前記遅延回路４内の遅延段３６のインバータ４３の
出力信号が供給されるＮＡＮＤゲート １０６及びこの
ゲート １ＱＩｌｉの出力信号が供給されるインバータ
１０７とから構成されており、前記第１４図のタイミ
ングチャート中の一方のクロック信号φ１がこの論理回
路１２から出力される。
及び前記遅延回路４内の遅延段３６のインバータ４３の
出力信号が供給されるＮＡＮＤゲート １０６及びこの
ゲート １ＱＩｌｉの出力信号が供給されるインバータ
１０７とから構成されており、前記第１４図のタイミ
ングチャート中の一方のクロック信号φ１がこの論理回
路１２から出力される。
上記遅延回路１３は、それぞれが前記遅延回路４内の各
遅延段と同様に構成され、前記ローパスフィルタ回路３
の出力信号ｄで遅延量が制御される縦続接続された４個
の遅延段１１１〜１１４で構成されている。そして、こ
の遅延回路■３の最前段の遅延段１１１には上記論理回
路１２からの出力クロック信号φ１が供給され、最後段
の遅延段１１４からは他方のクロック信号φ２が出力さ
れる。
遅延段と同様に構成され、前記ローパスフィルタ回路３
の出力信号ｄで遅延量が制御される縦続接続された４個
の遅延段１１１〜１１４で構成されている。そして、こ
の遅延回路■３の最前段の遅延段１１１には上記論理回
路１２からの出力クロック信号φ１が供給され、最後段
の遅延段１１４からは他方のクロック信号φ２が出力さ
れる。
この実施例のように、各遅延段の遅延量が位相同期ルー
プ内の遅延回路４における遅延量と等しくなるような遅
延段を用いて構成された遅延回路１３により、クロック
信号φｌを所定時間遅延することによっても、２相りロ
ック信号の他方の信号φ２を取出すことができる。
プ内の遅延回路４における遅延量と等しくなるような遅
延段を用いて構成された遅延回路１３により、クロック
信号φｌを所定時間遅延することによっても、２相りロ
ック信号の他方の信号φ２を取出すことができる。
また、この実施例では、クロック信号φｌの代りに別の
入力信号を遅延回路１３に入力することにより、ある信
号を一定時間遅延する遅延回路としても使用できる。例
えば、前記のようにＡ２／Ａ１−４のとき、入力クロッ
ク信号ＣＬＫ、Ｎの周波数がＩＭＨｚにされている場合
、遅延回路４゜１３内の各遅延段はそれぞれ１周期／８
−１２５ｎＳの遅延量を有するから、遅延回路１３にお
ける遅延時間は１２５ｎＳＸ４段−５００ｎＳとなる。
入力信号を遅延回路１３に入力することにより、ある信
号を一定時間遅延する遅延回路としても使用できる。例
えば、前記のようにＡ２／Ａ１−４のとき、入力クロッ
ク信号ＣＬＫ、Ｎの周波数がＩＭＨｚにされている場合
、遅延回路４゜１３内の各遅延段はそれぞれ１周期／８
−１２５ｎＳの遅延量を有するから、遅延回路１３にお
ける遅延時間は１２５ｎＳＸ４段−５００ｎＳとなる。
なお、この実施例回路の場合にも、第４図に示すような
構成の論理回路５を設けることにより、人力クロック信
号ＣＬＫＩＮをＮチャネルＭＯＳトランジスタ２９のゲ
ートに、論理回路５の出力信号ＣをＰチャネルＭＯ８）
ランリスタ２８のゲートにそれぞれ供給して動作させる
ことができる。そして、第２図の実施例回路に施された
全ての変形をこの実施例回路に施すことができる。
構成の論理回路５を設けることにより、人力クロック信
号ＣＬＫＩＮをＮチャネルＭＯＳトランジスタ２９のゲ
ートに、論理回路５の出力信号ＣをＰチャネルＭＯ８）
ランリスタ２８のゲートにそれぞれ供給して動作させる
ことができる。そして、第２図の実施例回路に施された
全ての変形をこの実施例回路に施すことができる。
第１６図はこの発明の第５の実施例に係るクロック信号
発生回路の構成を示す回路図である。この実施例回路で
は、上記第１１図のクロック信号発生回路における出力
論理回路８として、遅延回路１４及びこの遅延回路１４
の出力信号をこの遅延回路１４の入力側に帰還するイン
バータ１５からなるリング発振回路を設けるようにした
ものである。
発生回路の構成を示す回路図である。この実施例回路で
は、上記第１１図のクロック信号発生回路における出力
論理回路８として、遅延回路１４及びこの遅延回路１４
の出力信号をこの遅延回路１４の入力側に帰還するイン
バータ１５からなるリング発振回路を設けるようにした
ものである。
上記遅延回路１４は、それぞれが前記位相同期ループの
遅延回路４内の各遅延段と同様に構成され、前記ローパ
スフィルタ回路３の出力信号ｄで遅延量が制御される２
個の遅延段１１５． ｌｉＢを縦続接続することによ
って構成されている。
遅延回路４内の各遅延段と同様に構成され、前記ローパ
スフィルタ回路３の出力信号ｄで遅延量が制御される２
個の遅延段１１５． ｌｉＢを縦続接続することによ
って構成されている。
この実施例のクロック信号発生回路において、遅延回路
４．１４内の各遅延段はそれぞれ、前記と同様にＡ ２
／ Ａ ｔの値が４のときに、人力クロック信号ＣＬ
ＫＩＮの１／８周期の遅延量を有する。
４．１４内の各遅延段はそれぞれ、前記と同様にＡ ２
／ Ａ ｔの値が４のときに、人力クロック信号ＣＬ
ＫＩＮの１／８周期の遅延量を有する。
従って、２個の遅延段からなる遅延回路１４は、入力信
号であるインバータ１５の出力信号を１／８周期×２段
−１／４周期だけ遅延させる。このため、リング発振回
路としての出力クロック信号ＣＬＫＯＵ↑の周波数、す
なわち発振周波数ｆは、１／（人力クロック信号の１／
８周期に相当する時間×２段×２）となる。すなわち、
発振周波数ｆは入力クロック信号の２倍の周波数になる
。なお、第１７図はこの実施例回路のタイミングチャー
トである。
号であるインバータ１５の出力信号を１／８周期×２段
−１／４周期だけ遅延させる。このため、リング発振回
路としての出力クロック信号ＣＬＫＯＵ↑の周波数、す
なわち発振周波数ｆは、１／（人力クロック信号の１／
８周期に相当する時間×２段×２）となる。すなわち、
発振周波数ｆは入力クロック信号の２倍の周波数になる
。なお、第１７図はこの実施例回路のタイミングチャー
トである。
このように、この実施例回路によれば、入力クロック信
号の２倍の周波数信号のクロック信号を取出すことがで
きる。そして、この実施例でも、位相同期ループによっ
て各遅延段の遅延量が一定になるように制御されている
ため、出力クロック信号ＣＬ Ｋ Ｏｕ”Ｔの周波数は
製造条件のばらつき等の影響を受けずに安定する。なお
、この実施例回路の場合にも、第４図に示すような構成
の論理回路５を設けることにより、入力クロック信号Ｃ
Ｌ Ｋ ＩＮをＮチャネルＭＯＳトランジスタ２９のゲ
ートに、論理回路５の出力信号ＣをＰチャネルＭＯ３）
ランリスタ２８のゲートにそれぞれ供給して動作させる
ことができる。そして、第２図の実施例回路に施された
全ての変形をこの実施例回路に施すことができる。
号の２倍の周波数信号のクロック信号を取出すことがで
きる。そして、この実施例でも、位相同期ループによっ
て各遅延段の遅延量が一定になるように制御されている
ため、出力クロック信号ＣＬ Ｋ Ｏｕ”Ｔの周波数は
製造条件のばらつき等の影響を受けずに安定する。なお
、この実施例回路の場合にも、第４図に示すような構成
の論理回路５を設けることにより、入力クロック信号Ｃ
Ｌ Ｋ ＩＮをＮチャネルＭＯＳトランジスタ２９のゲ
ートに、論理回路５の出力信号ＣをＰチャネルＭＯ３）
ランリスタ２８のゲートにそれぞれ供給して動作させる
ことができる。そして、第２図の実施例回路に施された
全ての変形をこの実施例回路に施すことができる。
第１８図はこの発明の第６の実施例に係るクロック信号
発生回路の構成を示す回路図である。この実施例回路は
、基準電流設定回路１、チャージポンプ回路２、ローパ
スフィルタ回路３及び３個の遅延段からなる遅延回路４
で構成された前記第１の実施例の信号遅延回路に対し、
２個の遅延段１１７、 １１８からなる遅延回路１Ｇ及
びインバータ１７で構成された出力論理回路８を追加す
るようにしたものであり、前記第１６図の回路の場合と
同様にＡ ２ ／ Ａ ＋の値を４に設定したものであ
る。しかし、この実施例回路では、遅延回路４．ｌＢ内
の各遅延段の構成が第１の実施例のものとは異なってお
り、この実施例の場合には、ＰチャネルＭＯ８）ランリ
スタ １２１とＮチャネルＭｏＳトランジスタ １２２
とが並列接続され、入力ノード３７の信号が供給される
ＣＭＯＳトランスミッションゲー’）１２３と、このト
ランスミッションゲート １２３の出力信号を反転する
インバータ １２４と、ＰチャネルＭＯＳ）ランジスタ
１２５とＮチャネルＭＯＳトランジスタ １２６とが
並列接続され、上記インバータ１２４の出力信号が供給
されるＣＭＯＳトランスミッションゲート １２７と、
このトランスミッションゲート １２７の出力信号を反
転して出力ノード４２に出力するインバータ １２Ｂと
、出力ノード４２の信号を反転するインバータ １２９
とからそれぞれ構成されている。
発生回路の構成を示す回路図である。この実施例回路は
、基準電流設定回路１、チャージポンプ回路２、ローパ
スフィルタ回路３及び３個の遅延段からなる遅延回路４
で構成された前記第１の実施例の信号遅延回路に対し、
２個の遅延段１１７、 １１８からなる遅延回路１Ｇ及
びインバータ１７で構成された出力論理回路８を追加す
るようにしたものであり、前記第１６図の回路の場合と
同様にＡ ２ ／ Ａ ＋の値を４に設定したものであ
る。しかし、この実施例回路では、遅延回路４．ｌＢ内
の各遅延段の構成が第１の実施例のものとは異なってお
り、この実施例の場合には、ＰチャネルＭＯ８）ランリ
スタ １２１とＮチャネルＭｏＳトランジスタ １２２
とが並列接続され、入力ノード３７の信号が供給される
ＣＭＯＳトランスミッションゲー’）１２３と、このト
ランスミッションゲート １２３の出力信号を反転する
インバータ １２４と、ＰチャネルＭＯＳ）ランジスタ
１２５とＮチャネルＭＯＳトランジスタ １２６とが
並列接続され、上記インバータ１２４の出力信号が供給
されるＣＭＯＳトランスミッションゲート １２７と、
このトランスミッションゲート １２７の出力信号を反
転して出力ノード４２に出力するインバータ １２Ｂと
、出力ノード４２の信号を反転するインバータ １２９
とからそれぞれ構成されている。
そして、遅延回路４及びｌＢ内の各遅延段のトランスミ
ッションゲートのＰチャネルＭＯＳ）ランジスタ側のゲ
ートには、前記ローパスフィルタ回路３からの出力信号
ｄが並列に供給され、遅延回路４内の各遅延段のトラン
スミッションゲートのＮチャネルＭＯＳトランジスタ側
のゲートには一定の基準電圧Ｖ ｒｅｒが並列に供給さ
れ、さらに遅延回路ｔａ内の各遅延段のトランスミッシ
ョンゲートのＮチャネルＭＯＳ）ランジスタ側のゲート
には制御電圧Ｖ ｅｏｎｔが並列に供給される。
ッションゲートのＰチャネルＭＯＳ）ランジスタ側のゲ
ートには、前記ローパスフィルタ回路３からの出力信号
ｄが並列に供給され、遅延回路４内の各遅延段のトラン
スミッションゲートのＮチャネルＭＯＳトランジスタ側
のゲートには一定の基準電圧Ｖ ｒｅｒが並列に供給さ
れ、さらに遅延回路ｔａ内の各遅延段のトランスミッシ
ョンゲートのＮチャネルＭＯＳ）ランジスタ側のゲート
には制御電圧Ｖ ｅｏｎｔが並列に供給される。
この実施例回路において、Ｖ ｒｅｆ −Ｖ ｃｏｎｔ
のときは、遅延回路４．１８内の遅延段の各トランスミ
ッションゲート１２３． １２７に与えられる条件が同
じであるから、出力論理回路８は入力クロック信号ＣＬ
Ｋ ＩＮの２倍の周波数で発振するリング発振回路と
して動作する。
のときは、遅延回路４．１８内の遅延段の各トランスミ
ッションゲート１２３． １２７に与えられる条件が同
じであるから、出力論理回路８は入力クロック信号ＣＬ
Ｋ ＩＮの２倍の周波数で発振するリング発振回路と
して動作する。
他方、制御電圧ｖ ｃｏｎｔを基準電圧Ｖ ｒｅｄ’を
中心にして上下させると、制御電圧ｖ ｃｏｎｔが供給
される遅延回路１６内の各遅延段のトランスミッション
ゲート１２３． １２７のゲートバイアス電圧が変わる
ことで、これらの伝達特性が変化する。この結果、各遅
延段の遅延量が変化し、発振周波数が変化する。この様
子を第１９図の特性図で示す。第１９図かられかるよう
に、Ｖ ｒｃｒ−Ｖ ｃｏｎｔのときに得られる出力ク
ロック信号ＣＬＫｏｕアの周波数ｆ ＯＵＴは、入力ク
ロック信号ＣＬ Ｋ ＩＮの周波数ｆｌＮの２倍の２
ｆ ＩＮとなり、制御電圧Ｖ ｃｏｎＬを上下させるこ
とにより、ｆＯｕＴは２ｆ＋Ｎを中心にして変化する。
中心にして上下させると、制御電圧ｖ ｃｏｎｔが供給
される遅延回路１６内の各遅延段のトランスミッション
ゲート１２３． １２７のゲートバイアス電圧が変わる
ことで、これらの伝達特性が変化する。この結果、各遅
延段の遅延量が変化し、発振周波数が変化する。この様
子を第１９図の特性図で示す。第１９図かられかるよう
に、Ｖ ｒｃｒ−Ｖ ｃｏｎｔのときに得られる出力ク
ロック信号ＣＬＫｏｕアの周波数ｆ ＯＵＴは、入力ク
ロック信号ＣＬ Ｋ ＩＮの周波数ｆｌＮの２倍の２
ｆ ＩＮとなり、制御電圧Ｖ ｃｏｎＬを上下させるこ
とにより、ｆＯｕＴは２ｆ＋Ｎを中心にして変化する。
従って、この実施例のクロック信号発生回路からは、制
御電圧ＶｃｏｎＬに応じた出力周波数を有するクロック
信号ＣＬ Ｋ ｏｕｔを取出すことができるｖＣＯとし
て動作することになる。
御電圧ＶｃｏｎＬに応じた出力周波数を有するクロック
信号ＣＬ Ｋ ｏｕｔを取出すことができるｖＣＯとし
て動作することになる。
ところで、従来のｖＣＯでは、製造時におけるプロセス
のばらつきによって抵抗や容量の値が変化するため、−
様な周波数特性が得られなかった。
のばらつきによって抵抗や容量の値が変化するため、−
様な周波数特性が得られなかった。
これに対し、上記実施例ではＶ ｃｏｎｔ −Ｖ ｒｅ
ｒのときには必ず入力周波数の２倍の周波数というよう
に、ある定められた点を必ず通過するという特性を常に
得ることができる。
ｒのときには必ず入力周波数の２倍の周波数というよう
に、ある定められた点を必ず通過するという特性を常に
得ることができる。
なお、この発明は上記各実施例に限定されるものではな
く、稲々の変形が可能であることはいうまでもない。例
えば、前記第４図、第６図、第７図及び第１０図のよう
な変形を第１１図、第１３図、第１５図、第１６図及び
第１８図の各実施例回路に対して施すことができる。
く、稲々の変形が可能であることはいうまでもない。例
えば、前記第４図、第６図、第７図及び第１０図のよう
な変形を第１１図、第１３図、第１５図、第１６図及び
第１８図の各実施例回路に対して施すことができる。
［発明の効果］
以上、説明したようにこの発明によれば、遅延段におけ
る遅延量を位相同期ループにより高精度に制御できるの
で、製造条件のばらつき等に依存しないで安定した遅延
時間を得ることができる信号遅延回路を提供することで
きる。
る遅延量を位相同期ループにより高精度に制御できるの
で、製造条件のばらつき等に依存しないで安定した遅延
時間を得ることができる信号遅延回路を提供することで
きる。
しかも、この発明によれば、上記のような信号遅延回路
を用いることによって、製造条件のばらつき等に依存し
ないで安定した周波数のクロック信号を発生することが
できるクロック信号発生回路をか提供することができる
。
を用いることによって、製造条件のばらつき等に依存し
ないで安定した周波数のクロック信号を発生することが
できるクロック信号発生回路をか提供することができる
。
第１図はこの発明の詳細な説明するためのブロック図、
第２図はこの発明の第１の実施例に係る信号遅延回路の
構成を示す回路図、第３図はそのタイミングチャート、
第４図は上記第１の実施例の変形例に係る構成を示す回
路図、第５図はそのタイミングチャート、第６図は上記
第１の実施例の他の変形例に係る構成を示す回路図、第
７図は上記第１の実施例のさらに他の変形例に係る一部
構成を示す回路図、第８図は第７図回路のタイミングチ
ャート、第９図（ａ’）、（ｂ）、（ｃ）はそれぞれ上
記第１の実施例の変形例に係る一部回路の構成を示す回
路図、第１０図は上記実弟１の実施例の変形例に係る一
部回路の構成を示す回路図、第１１図はこの発明の第２
の実施例に係るりロック信号発生回路の構成を示す回路
図、第１２図はそのタイミングチャート、第１３図はこ
の発明の第３の実施例に係るクロック信号発生回路の構
成を示す回路図、第１４図はそのタイミングチャート、
第１５図はこの発明の第４の実施例に係るクロック信号
発生回路の構成を示す回路図、第１６図はこの発明の第
５の実施例に係るクロック信号発生回路の構成を示す回
路図、第１７図はそのタイミングチャート、第１８図は
この発明の第６の実施例に係るクロック信号発生回路の
構成を示す回路図、第１９図はその特性図、第２０図は
従来の信号遅延回路の回路図、第２１図は従来の周波数
逓倍回路の回路図、第２２図はそのタイミングチャート
、第２３図は第２１図の従来回路における一部回路の真
理値をまとめて示す図、第２４図は従来の電圧制御発振
回路の回路図である。 １・・・基準電流設定回路、２・・・チャージポンプ回
路、３・・・ローパスフィルタ回路、４・・・遅延回路
、５・・・論理回路、６・・・レベル変換回路、７・・
・ローパスフィルタ回路、８・・・出力論理回路、９．
１０．１！。 １２・・・論理回路、１３．１４．１８・・・遅延回路
、１５．１７・・・インバータ、３４．３５．３６．
ｉｌｌ〜１１８・・・遅延段。
第２図はこの発明の第１の実施例に係る信号遅延回路の
構成を示す回路図、第３図はそのタイミングチャート、
第４図は上記第１の実施例の変形例に係る構成を示す回
路図、第５図はそのタイミングチャート、第６図は上記
第１の実施例の他の変形例に係る構成を示す回路図、第
７図は上記第１の実施例のさらに他の変形例に係る一部
構成を示す回路図、第８図は第７図回路のタイミングチ
ャート、第９図（ａ’）、（ｂ）、（ｃ）はそれぞれ上
記第１の実施例の変形例に係る一部回路の構成を示す回
路図、第１０図は上記実弟１の実施例の変形例に係る一
部回路の構成を示す回路図、第１１図はこの発明の第２
の実施例に係るりロック信号発生回路の構成を示す回路
図、第１２図はそのタイミングチャート、第１３図はこ
の発明の第３の実施例に係るクロック信号発生回路の構
成を示す回路図、第１４図はそのタイミングチャート、
第１５図はこの発明の第４の実施例に係るクロック信号
発生回路の構成を示す回路図、第１６図はこの発明の第
５の実施例に係るクロック信号発生回路の構成を示す回
路図、第１７図はそのタイミングチャート、第１８図は
この発明の第６の実施例に係るクロック信号発生回路の
構成を示す回路図、第１９図はその特性図、第２０図は
従来の信号遅延回路の回路図、第２１図は従来の周波数
逓倍回路の回路図、第２２図はそのタイミングチャート
、第２３図は第２１図の従来回路における一部回路の真
理値をまとめて示す図、第２４図は従来の電圧制御発振
回路の回路図である。 １・・・基準電流設定回路、２・・・チャージポンプ回
路、３・・・ローパスフィルタ回路、４・・・遅延回路
、５・・・論理回路、６・・・レベル変換回路、７・・
・ローパスフィルタ回路、８・・・出力論理回路、９．
１０．１！。 １２・・・論理回路、１３．１４．１８・・・遅延回路
、１５．１７・・・インバータ、３４．３５．３６．
ｉｌｌ〜１１８・・・遅延段。
Claims (9)
- （１）一定周波数の入力信号を制御信号に応じた時間だ
け遅延させる遅延手段と、 上記遅延手段における入力信号に対する信号遅延量を検
出する遅延量検出手段と、 上記入力信号及び上記遅延量検出手段の検出信号が供給
され、両信号のパルス幅の比に応じた直流電圧を発生す
るチャージポンプ回路と、 上記チャージポンプ回路の出力電圧を上記遅延手段に制
御信号として帰還する帰還手段と を具備したことを特徴とする信号遅延回路。 - （２）それぞれが制御信号に基づいて信号遅延時間が制
御される少なくとも１個の遅延段からなり、一定周波数
の入力信号を遅延させる第１の遅延手段と、 上記第１の遅延手段における信号遅延量を検出する第１
の論理回路と、 容量を有し、上記入力信号及び上記第１の論理回路の検
出信号に基づいてこの容量を基準電流のそれぞれ任意倍
の電流で充、放電制御することによって直流電圧を発生
すると共に、このときの充、放電電流の能力比が上記入
力信号と上記第１の論理回路の検出信号とのパルス幅の
比の逆数と一致するように設定されたチャージポンプ回
路と、上記チャージポンプ回路の出力電圧を上記第１の
遅延回路に制御信号として帰還する帰還手段とを具備し
たことを特徴とする信号遅延回路。 - （３）前記チャージポンプ回路の出力電圧を前記第１の
遅延手段に帰還する帰還手段の途中にローパスフィルタ
回路が挿入されている請求項２記載の信号遅延回路。 - （４）前記チャージポンプ回路における前記充電電流も
しくは放電電流の値が、外部の制御信号に応じて任意に
制御される請求項２記載の信号遅延回路。 - （５）それぞれが制御信号に基づいて信号遅延時間が制
御される複数個の遅延段からなり、一定周波数の入力信
号を遅延させる第１の遅延手段と、 上記第１の遅延手段における信号遅延量を検出する第１
の論理回路と、 容量を有し、上記入力信号及び上記第１の論理回路の検
出信号に基づいてこの容量を基準電流のそれぞれ任意倍
の電流で充、放電制御することによって直流電圧を発生
すると共に、このときの充、放電電流の能力比が上記入
力信号と上記第１の論理回路の検出信号とのパルス幅の
比の逆数となるように設定されたチャージポンプ回路と
、 上記チャージポンプ回路の出力電圧を上記第１の遅延手
段に制御信号として帰還する帰還手段と、少なくとも上
記第１の遅延手段の遅延出力信号が供給され、これらの
信号から上記入力信号とは周波数が異なるクロック信号
を発生する第２の論理回路と を具備したことを特徴とするクロック信号発生回路。 - （６）前記第２の論理回路には前記第１の遅延手段の遅
延出力信号及び前記入力信号が供給され、第２の論理回
路は前記入力信号よりも高い周波数のクロック信号を発
生するように構成されている請求項５記載のクロック信
号発生回路。 - （７）それぞれが制御信号に基づいて信号遅延時間が制
御される複数個の遅延段からなり、一定周波数の入力信
号を遅延させる第１の遅延手段と、 上記第１の遅延手段における信号遅延量を検出する第１
の論理回路と、 容量を有し、上記入力信号及び上記第１の論理回路の検
出信号に基づいてこの容量を基準電流のそれぞれ任意倍
の電流で充、放電制御することによって直流電圧を発生
すると共に、このときの充、放電電流の能力比が上記入
力信号と上記第１の論理回路の検出信号とのパルス幅の
比の逆数となるように設定されたチャージポンプ回路と
、 上記チャージポンプ回路の出力電圧を上記第１の遅延手
段に制御信号として帰還する帰還手段と、少なくとも上
記第１の遅延手段の遅延出力信号が供給され、これら信
号から上記入力信号とは周波数が異なる多相のクロック
信号を発生する第３の論理回路と を具備したことを特徴とするクロック信号発生回路。 - （８）それぞれが制御信号に基づいて信号遅延時間が制
御される少なくとも１個の遅延段からなり、一定周波数
の入力信号を遅延させる第１の遅延手段と、 上記第１の遅延手段における信号遅延量を検出する第１
の論理回路と、 容量を有し、上記入力信号及び上記第１の論理回路の検
出信号に基づいてこの容量を基準電流のそれぞれ任意倍
の電流で充、放電制御することによって直流電圧を発生
すると共に、このときの充、放電電流の能力比が上記入
力信号と上記第１の論理回路の検出信号とのパルス幅の
比の逆数となるように設定されたチャージポンプ回路と
、 上記チャージポンプ回路の出力電圧を上記第１の遅延手
段に制御信号として帰還する第１の帰還手段と、 上記第１の遅延手段内の遅延段と同様に構成された少な
くとも１個の遅延段で構成され、各遅延段における信号
遅延時間が上記チャージポンプ回路の出力電圧に基づい
て制御される第２の遅延手段と、 上記第２の遅延手段の出力信号をその入力側に帰還する
第２の帰還手段と を具備したことを特徴とするクロック信号発生回路。 - （９）前記第１の遅延手段及び前記第２の遅延手段の各
遅延段のそれぞれを２個のＭＯＳトランジスタからなる
伝送ゲートを用いて構成し、第１及び第２の遅延手段の
各遅延段内の伝送ゲートの一方のトランジスタのゲート
には前記チャージポンプ回路の出力電圧を前記制御信号
として帰還し、前記第１の遅延手段の遅延段の伝送ゲー
トの他方のトランジスタのゲートには一定電圧を供給し
、前記第２の遅延手段の遅延段の伝送ゲートの他方のト
ランジスタのゲートには周波数制御用の制御電圧を供給
し、第２の遅延手段から上記周波数制御用の制御電圧に
応じた周波数を持つクロック信号を取出すように構成し
た請求項８記載のクロック信号発生回路。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11316620A (ja) * | 1997-11-21 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | 半導体素子のクロック補償装置 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2658015B1 (fr) * | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
| JP2597739B2 (ja) * | 1990-08-24 | 1997-04-09 | 株式会社東芝 | 信号遅延回路、クロック信号発生回路及び集積回路システム |
| DE69130043T2 (de) * | 1990-09-18 | 1999-04-15 | Fujitsu Ltd., Kawasaki, Kanagawa | Elektronische Anordnung mit einem Bezugsverzögerungsgenerator |
| JPH04150612A (ja) * | 1990-10-15 | 1992-05-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| CA2071264C (en) * | 1991-06-18 | 1999-11-30 | Perry W. Lou | Regulated delay line |
| DE4132517C2 (de) * | 1991-09-30 | 1994-04-21 | Siemens Ag | Analoge Verzögerungsschaltungsanordnung |
| US5247241A (en) * | 1991-10-21 | 1993-09-21 | Silicon Systems, Inc. | Frequency and capacitor based constant current source |
| US5146121A (en) * | 1991-10-24 | 1992-09-08 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
| US5179303A (en) * | 1991-10-24 | 1993-01-12 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
| US5422835A (en) * | 1993-07-28 | 1995-06-06 | International Business Machines Corporation | Digital clock signal multiplier circuit |
| JP3148070B2 (ja) * | 1994-03-29 | 2001-03-19 | 株式会社東芝 | 電圧変換回路 |
| US5717729A (en) * | 1994-06-30 | 1998-02-10 | Digital Equipment Corporation | Low skew remote absolute delay regulator chip |
| JPH08130449A (ja) * | 1994-11-01 | 1996-05-21 | Mitsubishi Electric Corp | 電圧制御型遅延回路およびそれを用いた内部クロック発生回路 |
| US5548237A (en) * | 1995-03-10 | 1996-08-20 | International Business Machines Corporation | Process tolerant delay circuit |
| JP3672056B2 (ja) * | 1995-08-18 | 2005-07-13 | 松下電器産業株式会社 | タイミング信号発生回路 |
| DE19713130C2 (de) * | 1997-03-27 | 1999-01-14 | Endress Hauser Gmbh Co | Schaltungsanordnung zum Erzeugen zweier zeitlich gegeneinander verschobener Signale aus einem Taktsignal und zum Erzeugen eines von der zeitlichen Verschiebung abhängigen Meßsignals |
| KR100295045B1 (ko) * | 1998-06-23 | 2001-07-12 | 윤종용 | 지연동기루프(dll)를구비한반도체메모리장치 |
| US6414538B1 (en) * | 2000-10-06 | 2002-07-02 | Sun Microsystems, Inc. | Circuit to reduce AC component of bias currents in high speed transistor logic circuits |
| US6825699B2 (en) | 2003-01-31 | 2004-11-30 | Hewlett-Packard Development Company, L.P. | Charge pump circuit, passive buffer that employs the charge pump circuit, and pass gate that employs the charge pump circuit |
| CN112054788B (zh) * | 2019-06-05 | 2023-02-03 | 雅特力科技(重庆)有限公司 | 延迟电路以及具备延迟电路的电子系统 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555621A (en) * | 1978-10-18 | 1980-04-23 | Matsushita Electric Ind Co Ltd | Oscillator |
| JPS61103312A (ja) * | 1984-10-26 | 1986-05-21 | Hitachi Ltd | デューテイ調整回路を備えたクロツクパルス発生回路 |
| JPS61107810A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | 電圧制御発振回路 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3202769A (en) * | 1960-08-02 | 1965-08-24 | Columbia Broadcasting Syst Inc | Apparatus for modifying the timing characteristic of a signal |
| US3206686A (en) * | 1962-12-31 | 1965-09-14 | Gen Electric | Delay-time controller employing output of compared delayed and undelayed reference signal as delay-line correction signal |
| US4401897A (en) * | 1981-03-17 | 1983-08-30 | Motorola, Inc. | Substrate bias voltage regulator |
| JPS58111429A (ja) * | 1981-12-24 | 1983-07-02 | Nec Corp | 遅延回路 |
| JPS6030215A (ja) * | 1983-07-28 | 1985-02-15 | Toshiba Corp | Ｃｍｏｓ論理回路 |
| JPS60102017A (ja) * | 1983-11-09 | 1985-06-06 | Fujitsu Ltd | 遅延回路 |
| JPS60242721A (ja) * | 1984-05-17 | 1985-12-02 | Nec Corp | Ｃｍｏｓ負荷回路 |
| EP0390226A1 (en) * | 1984-07-31 | 1990-10-03 | Yamaha Corporation | Jitter absorption circuit |
| FR2578125B1 (fr) * | 1985-02-28 | 1987-04-10 | Efcis | Bascule bistable statique en technologie cmos |
| US4792705A (en) * | 1986-03-14 | 1988-12-20 | Western Digital Corporation | Fast switching charge pump |
| GB2197553A (en) * | 1986-10-07 | 1988-05-18 | Western Digital Corp | Phase-locked loop delay line |
| DE8714849U1 (de) * | 1986-12-23 | 1987-12-23 | Jenoptik Jena Gmbh, Ddr 6900 Jena | Geregelter CMOS-Substratspannungsgenerator |
| JPS63204817A (ja) * | 1987-02-19 | 1988-08-24 | Toshiba Corp | 論理回路 |
| JPH06103736B2 (ja) * | 1987-05-29 | 1994-12-14 | 日本電気株式会社 | 半導体装置 |
| JPH0734928B2 (ja) * | 1987-06-30 | 1995-04-19 | 株式会社日立製作所 | 圧延機のロ−ルベンデイング装置 |
| JP2501590B2 (ja) * | 1987-07-29 | 1996-05-29 | 沖電気工業株式会社 | 半導体装置の駆動回路 |
| US4797580A (en) * | 1987-10-29 | 1989-01-10 | Northern Telecom Limited | Current-mirror-biased pre-charged logic circuit |
-
1989
- 1989-12-22 JP JP1331131A patent/JP2635789B2/ja not_active Expired - Fee Related
-
1990
- 1990-01-17 EP EP90100915A patent/EP0379169B1/en not_active Expired - Lifetime
- 1990-01-17 US US07/466,472 patent/US5059838A/en not_active Expired - Lifetime
- 1990-01-17 DE DE69028324T patent/DE69028324T2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555621A (en) * | 1978-10-18 | 1980-04-23 | Matsushita Electric Ind Co Ltd | Oscillator |
| JPS61103312A (ja) * | 1984-10-26 | 1986-05-21 | Hitachi Ltd | デューテイ調整回路を備えたクロツクパルス発生回路 |
| JPS61107810A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | 電圧制御発振回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11316620A (ja) * | 1997-11-21 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | 半導体素子のクロック補償装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5059838A (en) | 1991-10-22 |
| DE69028324T2 (de) | 1997-02-20 |
| EP0379169B1 (en) | 1996-09-04 |
| DE69028324D1 (de) | 1996-10-10 |
| JP2635789B2 (ja) | 1997-07-30 |
| EP0379169A3 (en) | 1990-11-22 |
| EP0379169A2 (en) | 1990-07-25 |
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