JPH02280258A - Ｄｍａコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はダイレクトメモリアクセス（以下ＤＭＡと記す
）を用いる電子機器装置に関する。

［従来の技術］ 電子機器装置においては、記憶装置と複数の人出力ボー
ト（以下Ｉ／Ｏ装置と記す）間のデータの授受を高速に
行なうため、あるいは多重プログラム制御のためにＤＭ
Ａが広く用いられている。

このＤＭＡを実行、制御する装置はＤＭＡコントローラ
（以下ＤＭＡＣと記す）と呼ばれている。

従来例の１として、ＤＭＡの方式をＩ／Ｏ装置が二個の
場合について説明する。第３図は記憶装置（以下メモリ
と記す）３０２のデータ幅が８ビツトの場合で、３００
は中央処理装置（以下ＣＰＵと記す）、３０３は複数チ
ャネルのＤＭＡを各々独立して制御できるＤＭＡＣ１例
えば日本電気社製のμＰＤ８２３７がある。３０４−１
，３０４−２はＩ／Ｏ装置でＩ／Ｏ装置３０４−１は例
えばフロッピィディスク制御装置とするとメモリ３０２
とＤＭＡを享受する主体はＦＤＣと呼ばれるＩＣチップ
で例えば日本電気社製のμＰＤ７６５がある。Ｉ／Ｏ装
置３０４−２は例えば通信制御装置とするとメモリ３０
２とＤＭＡを享受する主体はＭＰＳＣと呼ばれるＩＣチ
ップであり例えば日本電気社製のμＰ０７２０１等があ
る。これらのＩＣチップはＤＭＡ時には前記ＤＭＡＣ３
０３を用いてメモリ３０２との、また非ＤＭＡ時にはＣ
ＰＵ３００とのデータの授受を８ビツトのデータ幅で行
なうように設計され、ＤＭＡ要求信号端子を備えている
。これら二つのＩ／Ｏ装置例に限らず、−船釣なＩ／Ｏ
装置のほとんどはバイト単位でデータの転送がなされる
。　　Ｉ／Ｏ装置３０４−１．３０４−２とメモリ３０
２間及びＣＰＵ３００間はデータバス３０５とアドレス
バス３０６で互いに接続されている。但し一般的には■
／Ｏ装置３０４−１．３０４−２はアドレスバス３０６
の一部しか使用しない。さらにＩ／Ｏ装置３０４−１．
３０４−２が駆動する各々のＤＭＡ要求信号３０７−１
．３０７−２がＤＭＡＣ３０３にまたＤＭＡＣ３０３が
駆動するバス要求信号３０９がＣＰＵ３００に、またＣ
ＰＵ３００が駆動するバス要求応答信号３１２がＤＭＡ
Ｃ３０３に、ＤＭＡＣ３０３が駆動するＤＭＡ許可信号
３０８−１．３０８−２がＩ／Ｏ装置３０４−１．３０
４−２に各々人力されている。

この様な構成のもとにＩ／Ｏ装置３０４−１がＤＭＡに
よってメモリ３０２とデータの授受を行なおうとするに
は、まずＩ／Ｏ装置３０４−１からＤＭＡ要求信号３０
７−１によってＤＭＡＣ３Ｏ３に対し、ＤＭＡ要求を行
なう。これを受けてＤＭＡＣ３０３はＣＰＵ３００に対
し、バス要求信号３０９によりＣＰＵ３００にバス解放
要求を行なう。バス要求応答信号３１２によりバス解放
がＤＭＡＣ３０３に通知されると、ＤＭＡＣ３０３はＤ
ＭＡ許可信号３０８−１によりＩ／Ｏ装置３０４−１に
対し、ＤＭＡ許可を知らせる。Ｉ／Ｏ装置３０４−１は
これをうけてＤＭＡを開始する。

ＤＭＡにおいてはまずＤＭＡＣ３０３はアドレスバス３
０６にメモリ３０２に対す参照番地を出力する。その後
メモリ３０２に対して書き込みを行なうか読み込みを行
なうかにより、前者の場合はデータバス３０５にＩ／Ｏ
装置３０４−１がメモリ３０２に対して書き込むべきデ
ータを出力した後メモリライト信号３／Ｏを、後者の場
合には、メモリリード信号３１１をアクティブにする。

メモリ３０２はメモリライト信号３／Ｏがアクティブ化
された場合はデータバス３０５上のデータをアドレスバ
ス３０６で参照された番地に書き込む。

またメモリリード信号３１１がアクティブ化された場合
はアドレスバス３０６で参照される番地のデータをデー
タバス３０５に出力する。このデータはＩ／Ｏ装置３０
４−１内に取り込まれる。

この様にしてＩ／Ｏ装置３０４−１とメモリ３０２間で
データの授受がなされるが、Ｉ／Ｏ装置３０４−２と記
憶装置３０２間のＤＭＡについても共通のＤＭＡＣ３０
３を使用して同様に実行される。上記の説明ではＩ／Ｏ
装置が二個の場合を述べたが、ＤＭＡＣ３３は全部で４
個程度のＩ／Ｏ装置のＤＭＡを独立して制御する事が出
来る。

［発明が解決しようとする課題］ 第４図は従来例２としてのＤＭＡの方式である。

ＣＰＵ４０１は例えば米国モトローラ社のＭＣ６８００
０があり、データ幅が１６ビツトとなっている。従って
メモリ４０２もデータ幅は１６ビツトとなっている。そ
のためデータバスは８ビツトの下位データバス４０５−
１と８ビツトの上位データバス４０５−２から成ってい
る。メモリ４０２は、メモリブロック４０２−１．４０
２−２で構成され、メモリブロック４０２−１は下位デ
ータバス４０５−１に接続され奇数番地として割り撮ら
れ、メモリブロック４０２−２は上位データバス４０５
−２に接続され、偶数番地として割り振られる。一方Ｉ
／Ｏ装置４０４−１．４０４−２はデータ幅が８ビツト
であり、上位データバス４０５−１と下位データバス４
０５−２のいずれかに接続されるが本例では、下位デー
タバス４０５−１に接続されている。また、メモリ４０
２と１／Ｏ装置４０４−１または、Ｉ／Ｏ装置４０４−
２の間のＤＭＡをメモリ４０２の任意の番地について実
行可能とするために双方向バスバ・ンファ４１４が置か
れる。双方向バスバッファ４１４の内部構成を第５図に
示す。

２つのゲート５０１−１．５０１−２とスリーステート
バッファ５０２−１．５０２−２からなっている。ゲー
ト５０１−１．５０１−２の人力にはＤＭＡ時を示す信
号５０３、メモリリード信号５０４、メモリライト信号
５０５、アドレス発生手段５０６が接続される。ゲー）
５０１−１．５０１−２の入力の組合せによってＤＭＡ
時のメモリ参照番地が偶数即ちアドレス発生手段５０６
が０で （１）メモリーリードの時は、スリーステートバッファ
５０２−２がイネーブルされ、データバス４０５−２の
データをデータバス４０５−１に伝える。また （２）メモリーライトの時は、スリーステートバッファ
５０２−１がイネーブルされ、データバス４０５−１の
データをデータバス４０５−２に伝える。

奇数番地のＤＭＡに関してはデータバス４０５−１がメ
モリ４０２とＩ／Ｏ装置４０４−１または、Ｉ／Ｏ装置
４０４−２を直接接続しているため双方向バスバッファ
４１４を使用する事なく行える。従って双方向バスバッ
ファ４１４はデ、イスエーブルされる。

ところでデータバス幅がざら拡大した３２ビツトシステ
ムにおいてＣＰＵたとえば米国モトローラ社のＭＣ６８
０２０などはメモリデータバス幅に間して非常に柔軟で
８ビツト、１６ビツト、３２ビツトいずれのデータ幅の
メモリに対しても連続した参照番地を割り振る事が可能
としている。

そのためシステム内にデータ幅の異なるメモリをいくつ
か存在させることが出来る。これはＩ／Ｏ装置に関して
も言える。この様なＣＰＵを核としたシステムに上記し
た従来の方式と同じ考え方を用いてＤＭＡの実行環境を
満たすには外部に複雑なバス制御回路を必要とする。

また最近のパーソナルコンピュータ等は、追加機能を増
設ボードによって実現する様に設計されているが、工場
出荷段階に於てはＤＭＡを必要とする増設ボードが果し
て幾つ使用されるかは分からない。これに対し、従来例
のＤＭＡＣを用いた構成ではＤＭＡのチャネル数が固定
である為、ＤＭＡを行なう増設ボード数が制限されたり
、逆にＤＭＡを行なう増設ボード数が少ない場合はＤＭ
ＡＣが冗長となり、コストアップの原因となる。

本発明の目的はこれらの問題に鑑み、■外部に複雑なバ
ス制御回路を必要とせず、■種々のデータ幅のＩ／Ｏ装
置、メモリ間のＤＭＡが実行可能であり、■Ｉ／Ｏ装置
が容易に増設可能で■低コストなシステムを実現するこ
とにある。

゛［ｉ！題を解決するための手段］ 本発明は同一のチップ内に複数個の双方向バスバッファ
と、これら複数個の双方向バスバッファの制御手段と、
外部バス獲得手段と、外部記憶装置へのアドレス発生手
段と、データ転送回数をカウントするカウント手段を含
み、前記記憶装置のデータ幅と外部！／Ｏ装置のデータ
幅が異なる場合にも前記記憶装置と外部Ｉ／Ｏ装置間の
ＤＭＡを外部に外部バスの制御装置等を用いることなく
実行可能なことを特徴としており、 さらに本発明は前記複数個の双方向バスバッファの制御
を外部から行なう手段を備え、前記ＤＭＡコントローラ
がＤＭＡを実行していないときは、外部バスに接続され
たＣＰＵは前記ＤＭＡコントローラの内部の前記複数個
の双方向バスバッファを経由して前記外部Ｉ／Ｏ装置を
対象としたデータの読みだし、書き込みを実行可能であ
ることを特徴としており、 さらに本発明はバス認可信号入力ピンと、バス許可出力
ビンを備え、該ＤＭＡコントローラを含む複数個のバス
マスタを外部バス上に配置可能にしたことを特徴として
いる。

［実施例］ 本発明のＤＭＡＣは■データバス端子をメモリ及びＣＰ
Ｕに接続するものと外部Ｉ／Ｏ装置に接続するものに分
離している。■外部Ｉ／Ｏ装置一個毎にＤＭＡコントロ
ーラも一個使用される。■システムに用いられた場合、
該ＤＭＡコントローラと外部Ｉ／Ｏ装置の増設が容易。

■ＤＭＡを行なっていないＤＭＡＣはＣＰＵがそのＤＭ
ＡＣに付属した外部Ｉ／Ｏ装置を対象としたデータの読
み込み、書き込み時のデータバスのバッファーとして使
用できると言う特徴を備えている。以下本発明のＤＭＡ
Ｃを詳細に説明する。

第１図には本発明によるＤＭＡＣの内部ブロック図であ
る。／Ｏ０−１から／Ｏ０−４まではそれぞれ８ビツト
データバスで、図示しないＣＰＵ及び記憶装置側のバス
に接続される。以下これらをＵＵババス０Ｍバス、ＬＭ
ババスＬＬババス呼ぶことにする。　　／Ｏ１−１．／
Ｏ１２は、それぞれ８ビツトデータバスで図示しないＩ
／Ｏ装置側のバスに接続される。ただしＩ／Ｏ装置のデ
ータ幅が８ビツトの場合は／Ｏ１−１のみが接続される
。またＩ／Ｏ装置のデータ幅が１６ビツトか３２ビツト
の場合は／Ｏ１−１．／Ｏ１−２の両方共接続される。

１１８は制御レジスタで第１図Ａに示す様にＤＭＡ時の
データの転送方向即ちＩ／Ｏ装置からメモリへデータを
転送するのかまた逆にメモリからＩ／Ｏ装置へデータを
転送するのかを表わす情報と、ＤＭＡ−回あたりのデー
タ転送単位がバイトなのかワードなのかあるいはロング
ワードなのかの情報がＣＰＵによって設定される。尚Ｉ
／Ｏ装置のデータ幅が８ビツトの場合はバイト、１６ビ
ツトの場合はワード、３２ビツトの場合はロングワード
である。更にＤＭＡ終了割り込み要求をするかしないか
の情報とＤＭＡを許可するかしないかの情報も設定され
る。このデータ転送単位を表わす情報はＤＭＡ時信号Ｓ
１信号／Ｏ２−１．ＳＯ信号／Ｏ２−２によりメモリに
通知される。／Ｏ３はＤＭＡ終了をＣＰＵに通知する割
り込み要求信号。／Ｏ４はアドレスバス。第１のメモリ
応答信号１２３、第２のメモリ応答信号１２４はメモリ
が駆動する信号でメモリでの読み出し、書き込みが終了
した事を示すと共にメモリのデータ幅が８ビツトなのか
１６ビツトなのか３２ビツトなのかを第１図Ｂに示す組
合せで本ＤＭＡＣに通知する役割を兼ねている信号組。

／Ｏ５はアドレスストローブ信号でＤＭＡ時は出力とな
りＤＭＡの開始を示す。また非ＤＭＡ時（以下アイドル
モード時と呼ぶ）には入力となりＣＰＵのバスサイクル
の開始を示す。／Ｏ６はメモリリード信号。／Ｏ７はメ
モリライト信号。／Ｏ８はバス獲得要求信号。／Ｏ９は
バス使用許可人力信号、１／Ｏはバス使用許可出力信号
でこれら２個の信号はデージ−チエインされて図示しな
い本発明のＤＭＡＣを含む別のバスマスタを直列接続す
る為に使用される。図示しない該ＤＭＡＣ内のデージ−
制御部によりこのバス使用許可出力信号１／Ｏを「バス
獲得要求／Ｏ８がアクティブになっていない時にバス使
用許可入力信号／Ｏ９がアクティブとなった時」のみア
クティブにすると決めておけば複数のバスマスタ間で同
時にバス獲得の要求が発生しても唯一個のバスマスタの
みにバス獲得権利を与えることができる。つまり各バス
マスタ及び該ＤＭＣは自身のバス使用許可人力信号がア
クティブかつバス使用許可出力信号がノンアクティブに
なるときに自身がバス獲得権利を受けたものと認識する
のである。

１１１はデータバス切り替え部外部制御信号、１１２は
Ｉ／Ｏ装置から人力されるＤＭＡ要求信号、１１５はＩ
／Ｏ装置のＤＭＡ応答信号、１１６はＤＭＡＣがＤＭＡ
を実行中である旨をＣＰＵ。

および図示しない本発明のＤＭＡＣを含む他のバスマス
タに認識させるためのバス許可応答信号である。　デー
タバス切り替え部の役割はＤＭＡ時及びアイドルモード
時、第り図Ｃの１３１、第１図りの１３２、第１図Ｅの
ｉａａ、第１図Ｆの１３４、第１図Ｇの１３５、第１図
Ｈの１３６、第１図■の１３７、第１図Ｊの１３８に従
って８ビットバス／Ｏ１−１．／Ｏ１−２をＣＰＵ側の
４個の８ビットバス／Ｏ０−１から／Ｏ０−４に接続す
る事にある。

第１図Ｃの１３１ないし第１図Ｊの１３８ではデータ幅
の異なるメモリ及びＩ／Ｏ装置の種々の組合せに於ける
メモリ側バス及びＩ／Ｏ装置側バスの接続について記し
である。この場合前提として８ビツト幅のメモリはＵＵ
ババス００−１を、１６ビツト幅のメモリはＵＵババス
００−１及びＵＭババス００−２を、３２ビツト幅のメ
モリはＵＵババス００−ＩＳ　ＵＭババス００−２、Ｌ
Ｍババス００−３、ＬＬババス００−４の全部を使用す
るものとする。また８ビツト幅のＩ／Ｏ装置は８ビット
バス１ｏｉ−ｔを、１６ビツト幅の■／Ｏ装置は８ビッ
トバス／Ｏ１−１及び／Ｏ１−２を使用するものとする
。尚アイドルモード時にあっては外部制御信号１１１が
アクティブの時のみメモリ側バスとＩ／Ｏ装置側バスの
接続が行なわれる。

その他の内部ブロックについてはＤＭＡＣにとって当然
備えられるべき機能であるので説明は省略する。

以上述べたＤＭＡＣをシステムに使用した場合の応用例
を第２図に示す。

応用例はＣＰＵ２００及びメモリ２０１のデータバス幅
が３２ビツトの場合でＤＭＡＣ２０３−１，２０３−２
と、ＤＭＡを必要とし、データバス幅が８ビツト幅であ
るＩ／Ｏ装置２０２−１と、ＤＭＡを必要とし、データ
バス幅が１６ビツト幅であるＩ／Ｏ装置２０２−２各１
個が使用された場合を示している。Ｉ／Ｏ装置２０２−
１とＤＭＡＣ２０３−１の間は８ビツトのデータバス２
０４−１、ＤＭＡ要求信号２０５−１、ＤＭＡ応答信号
２０６−１で接続されている。同様にＩ／Ｏ装置２０２
−２とＤＭＡＣ２０３−２の間は２個の８ビツトのデー
タバス２０４−２．２０４−３、ＤＭＡ要求信号２０５
−２、ＤＭＡ応答信号２０６−２で接続されている。Ｃ
ＰＵ２００、ＤＭＡＣ２０３−１，２０３−２、メモリ
２０１相互は４個の８ビツト幅データバスで接続されて
いる。

これら８ビツトデータバスを第１図にと同様にＵＵババ
スＵＭババスＬＭババスＬＬババス呼ぶことにするとメ
モリ２０１内部の４個のメモリブロック２０９−１がＵ
Ｕババス０？−１で、メモリブロック２０９−２がＵＭ
ババス０？−２で、メモリブロック２０９−３がＬＭバ
バス０７−３で、メモリブロック２０９−４がＬＬババ
ス０？−４によって各々接続される。

メモリ２０１はアドレスバス２０８により参照されるが
、−船釣に４ｎ番地はメモリブロック２０９−１内の記
憶エリアに、４ｎ＋１番地はメモリブロック２０９−２
内の記憶エリアに、４ｎ＋２番地はメモリブロック２０
９−３内の記憶エリアに、４ｎ＋３番地はメモリブロッ
ク２０９−４内の記憶エリアに割当てられる。ここてｎ
は整数である。

かかる構成のシステムに於てＤＭＡＣ２０３−Ｌ　ＤＭ
ＡＣ２０３−２はＤＭＡ実行に備えてＣＰＵ２００によ
り図示しない内部の制御レジスタ、アドレスレジスタ、
カウンタに必要かつ有効な値をセットされ、待機せられ
る。

２個のＩ／Ｏ装置２０２−１と２０２−は独立してＤＭ
Ａを受ける事が可能であるので最初に■／Ｏ装置２０２
−１がバイトサイズのＤＭＡを受ける時を説明する。ま
ず始めにＩ／Ｏ装置２０２−１はＤＭＡ要求信号２０５
−１をアクティブにしてＤＭＡＣ２０３−１にその旨を
示す。これを受けてＤＭＡＣ２０３−１はバス要求信号
２１１をアクティブにしてその旨をＣＰＵ２００に要求
する。尚バス要求信号２１１は２個のＤＭＡＣ２０３−
１，２０３−２のバス要求信号のワイアドオア出力であ
る。ＣＰＵ２００はバス要求を認識すると自身のバス使
用が終了した時点でバス使用許可をＤＭＡＣ２０３−１
のバス使用許可人力信号２１２をアクティブにしてこれ
をＤＭＡＣ２０３−１に伝える。この時前記した第１図
の説明に有る様にＤＭＡＣ２０３−２のバス使用許可入
力信号２１３はアクティブとならないのでたとえＤＭＡ
Ｃ２０３−２がその時にバス獲得を要求していても許可
されずに保留される。この場合ＤＭＡＣ２０３−２はバ
ス獲得を要求し続ける必要がある。つぎにバス獲得の権
利が与えられた事をＤＭＡＣ２０３−１が認識するとＤ
ＭＡＣ２０３−１によるＤＭＡサイクルが開始される。

初めにＤＭＡＣ２０３−１はアドレスバス２０８にメモ
リ２０１の参照番地を出力する。同時にＤＭＡ応答信号
２０６−１によりＤＭＡが開始されたことをＩ／Ｏ装置
２０２−１へ通知する。以降は（１）ＤＭＡがＩ／Ｏ装
置２０２−１からメモリ２０１へのデータ転送の場合と
（２）メモリ２０１からＩ／Ｏ装置２０２−１へのデー
タ転送の場合に分は説明する。

（１）ＤＭＡがＩ／Ｏ装置２０２−１からメモリ２０１
へのデータ転送の場合 ＤＭＡＣ２０３−１はメモリライト信号２１４をアクテ
ィブにし、その後ＤＭＡＣ内の図示しないデータバス切
り替え部は８ビットバス２０４−１をＵＵババス７−１
、ＵＭババス７−２、ＬＭババス７−３、ＬＬババス７
−４の全てのバスに接続する。なぜならばＤＭＡＣ２０
３−１はこの時点に置いてメモリ２０１のデータ幅を知
る事は出来ないからである。

あるアクセス時間経過後メモリ２０１はデータ書き込み
終了した事を図示しない第１のメモリ応答信号と第２の
メモリ応答信号をアクティブにしてＤＭＡＣ２０３−１
に通知しＤＭＡを終了させる。尚２個のメモリ応答信号
信号はメモリ２０１のデータ幅をＤＭＡＣ２０３−１に
示す事も兼ねている。

（２）メモリ２０１からＩ／Ｏ装置２０２−１へのデー
タ転送の場合 ＤＭＡＣ２０３−１はメモリリード信号２１５をアクテ
ィブにする。あるアクセス時間経過後メモリ２０１はデ
ータ読み出しが準備出来た事を２個のメモリ応答信号を
アクティブにしてＤＭＡＣ２０３−１に通知する。前記
した通り２個のメモリ応答信号はメモリ２０１のデータ
幅をＤＭＡＣ２０３−１に示す事も兼ねているのでこの
時点でＤＭＡＣ２０３−１は初めてメモリ２０１のデー
タ幅を認識する事が出来る。１本例の様にメモリ２０１
のデータ幅３２ビツトの場合はＤＭＡＣ２０３−１内の
図示しないデータバス切り替え部は２個のメモリ応答信
号とメモリ２０１への参照番地から８ビットバス２０４
−１に接続すべきメモリ側のバスを決定、接続する。即
ちメモリ２０１への参照番地が４ｎ番地はＵＵババス０
？−１，４ｎ＋１番地は０Ｍバス２０７−２．４ｎ＋２
番地はＬＭババス０？−３，４ｎ＋３番地はＬＬババス
０？−４となる。但しｎは整数である。その後決定、接
続されたバスを通してＩ／Ｏ装置２０２−１へ書き込み
が行なわれＤＭＡは終了する。

次にＩ／Ｏ装置２０２−２がワードサイズＤＭＡを受け
る場合を説明する。

まず始めにＩ／Ｏ装置２０２−２はＤＭＡ要求信号２０
５−２をアクティブにしてＤＭＡＣ２０３−２にその旨
を示す。これを受けてＤＭＡＣ２０３−２はバス要求信
号２１１によりその旨をＣＰＵ２００に要求する。ＣＰ
Ｕ２００はバス要求を認識すると自身のバス使用が終了
した時点でバス使用許可をＤＭＡＣ２０３−１のバス使
用許可入力信号２１２をアクティブにしてこれをＤＭＡ
Ｃ２０３−１に伝える。第１図の説明に有るようにその
時ＤＭＡＣ２０３−１がＤＭＡを要求していなければバ
ス使用許可人力信号２１３がアクティブとなりＤＭＡ２
０３−２はバス獲得の権利を得る。一方その時ＤＭＡＣ
２０３−１がＤＭＡを要求していればバス使用許可人力
信号２１３がアクティブとならずＤＭＡＣ２０３−２は
バス獲得の権利は獲られず、ＤＭＡＣ２０３−１がその
権利を得る。この場合はＤＭＡＣ２０３−２の権利はＤ
ＭＡＣ２０３−１がＤＭＡを終了するまで保留される。

この場合ＤＭＡＣ２０３−２はバス獲得を要求し続ける
必要がある。ここではＤＭＡＣ２０３−２にバス獲得の
権利が与えられたものとして説明する。バス獲得権利が
与えられた事をＤＭＡＣ２３−２が認識するとＤＭＡＣ
２０３−２によるＤＭＡサイクルが開始される。初めに
ＤＭＡＣ２０３−２はアドレスバス２０８にメモリ２０
１の参照番地を出力する。同時にＤＭＡ応答信号２０６
−２によりＤＭＡが開始されたことを■／Ｏ装置２０２
−２へ通知する。以降は（１）　ＤＭＡがＩ／Ｏ装置２
０２−２からメモリ２０１へのデータ転送の場合と（２
）メモリ２０１から■／Ｏ装置２０２−１へのデータ転
送の場合に分は説明する。

（１）ＤＭＡがＩ／Ｏ装置２０２−２からメモリ２０１
へのデータ転送の場合 ＤＭＡＣ２０３−２はメモリライト信号２１４をアクテ
ィブにし、その後ＤＭＡＣ内の図示しないデータバス切
り替え部は８ビットバス２０４−２を、ＵＵババス０７
−１及びＬＭババス０７−３に、また８ビットバス２０
４−３をＵＭババス７−２及びＬＬババス０？−４に接
続する。なぜならばＤＭＡＣ２０３−２はこの時点に置
いてメモリ２０１のデータ幅を知る事が出来ないがらで
ある。　あるアクセス時間経過後メモリ２０１はデータ
転送が終了したことをメモリ２０１のデータ幅をしめず
２個のメモリ応答信号をアクティブにすることでＤＭＡ
Ｃ２０３−２に通知してＤＭＡを終了する。

（２）メモリ２０１からＩ／Ｏ装置２０２−１へのデー
タ転送の場合 ＤＭＡＣ２０３−２はメモリリード信号２１５をアクテ
ィブにする。あるアクセス時間経過後メモリ２０１はデ
ータ読みたしが準備出来た事を２個のメモリ応答をアク
ティブにしてＤＭＡＣ２０３−１に通知する。データバ
ス切り替え部はこの時点で初めてメモリ２０１のデータ
幅を決定する事が出来る。本例の場合メモリ２０１は３
２ビツト幅であるので参照番地が４ｎ番地の時は８ビッ
トバス２０４−２は、ＵＵババス０７−１に、８ビット
バス２０４−３は０Ｍバス２０？−２に接続される。ま
た４ｎ＋２番地の時は８ビットバス２０４−２は、ＬＭ
ババス０？−３に、８ビットバス２０４−４はＬＬババ
ス０７−４に接続される。但しｎは整数である。その後
Ｉ／Ｏ装置２゜２−２は接続されたバスを用いて書き込
みが行なわれＤＭＡは終了する。尚４ｎ＋１番地及び４
ｎ＋３番地からのワードサイズのＤＭＡは行なわないも
のとする。

以上述べた外に本発明のＤＭＡＣを用いればメモリがメ
モリサイクル時出力する図示しないメモリのデータ幅を
示す２個のメモリ応答信号によりメモリのデー幅が８ビ
ツトの場合は、データ幅が８ビツトのＩ／Ｏ装置と、１
６ビツトの場合はデータ幅が８ビツト及び１６ビツトの
Ｉ／Ｏ装置との間でＤＭＡが実行できる。またＩ／Ｏ装
置のデータ幅が３２ビツトの場合もＤＭＡＣ外に１６ビ
ツトバツフアを追加使用する事でデータ幅が３２ビツト
のメモリとの間でＤＭＡが実行可能である。

次にＤＭＡＣ２０３−１，２０３−２がＤＭＡを実行し
ない時、いわゆるアイドルモード時の働きについて説明
する。第２図で示す通り本ＤＭＡＣは回路上Ｉ／Ｏ装置
とＣＰＵ側バスの間に置かれるためＣＰＵはＤＭＡＣを
通じてＩ／Ｏ装置をアクセス出来なければならない。そ
のためアイドルモード時にあっては図示しないチップ選
択信号が入力された時はＤＭＡＣ内のバス切り替え部は
ＣＰＵ側バスの特定の８ビツトバスをＩ／Ｏ装置側のバ
スと直結する様に動作する。即ち第１図Ｉ（の説明で、
メモリはそのデータ幅に応じて特定のＣＰＵ側バスによ
って接続されたのと同様に、８ビツト幅のＩ／Ｏ装置２
０２−１に使用されるＤＭＡＣ２０３−１では８ビツト
のデータバス２０４−１はＵＵババス０７−１とまた１
６ビツト幅のＩ／Ｏ装置２０２−１に使用されるＤＭＡ
Ｃ２０３−２では８ビツトのデータバス２０４−２はＵ
Ｕババス０７−１と８ビツトのデータバス２０４−３は
ＵＭババス０？−２と直結される。この様にアイドルモ
ード時はＤＭＡＣはバスバッファとなる。本発明ＤＭＡ
Ｃのバリエーションとして端子数を削減する為にＣＰＵ
側のデータバスの一部をアドレスバスと多重化すること
も可能である。

［発明の効果］ 外部に複雑なバス制御装置を用いる事なくメモリのデー
タ幅、ｌ／ＯＲ置デバイスのデータ幅、個数に柔軟に対
応出来るためシステム設計の自由度が向上した。またＤ
ＭＡＣがＤＭＡを実行しない時はバスバッファとなるの
で本来のバスバッファは不要となった。またデージ−チ
エイン方式によるバ獲得方式のため最近のＥＷＳ等で主
流なっているマルチプロセッサ構成のＣＰＵシステムに
も応用出来る。

【図面の簡単な説明】

第１図には本発明の実施例としてのＤＭＡＣの内部ブロ
ック図。 第１図Ａは本発明による第１図に内の制御レジスタ１１
Ｂの構成図 第１図Ｂは本発明による第１図に内、第１のメモリ応答
信号１２３と第２のメモリ応答信号１２４によるメモリ
のデータ幅の指定の説明図第１図Ｃないし第１図Ｊは、
本発明による第１図に内データバス切り替え部の仕様説
明図。 第２図は本発明の応用例で、データバスが３２ビツト構
成を示す図。 第３図は従来のＤＭＡＣを含むＣＰＵシステムの構成例
で、データバスが８ビツト構成を示す図。 第４図は従来のＤＭＡＣを含むＣＰＵシステムの構成例
で、データバスが１６ビツト構成を示す図。 第５図は従来の第４図に使用されているバスバッファ４
１４の内部構成図である。 １１７・・・データバス切り替え部　１１８・・・制御
レジスタ　１２０・・・アドレス発生部　１２１・・・
タイミング発生部　１２２・・・バス獲得制御部　１２
３・・・第１のメモリ応答信号　１２４・・・第２のメ
モリ応答信号　４６・・・バスバッファ　４１１・・・
メモリライト信号　４１２・・・メモリリード信号　４
１３・・・アドレスＡＯ信号　５４・・・メモリリード
信号５５・・・メモリライト信号　５６・・・アドレス
ＡＯ信号。 以　　上 出願人　セイコーエプソン株式会社 代理人　弁理士　鈴本官三部　他−名 第１図Ｂ （ＣＰＵ側のバスと Ｉ　／　Ｏ！ｓババスの接続仕様） ＤＭＡ時のバス接続 第 図Ｄ ＤＭＡ時のバス接続 （４）メモリから１７０への転送 １３ダ 第１図Ｇ ＤＭＡ時のバス接続 ３１ｓ ＡＩはメモリｔＭ番地のビット１．ＡＯはビット０であ
る 第一１−図Ｈ ＤＭＡ時のバス接続 （２）Ｉｌｏからメモリへの転送 ／３３ 第 図Ｅ ＤＭＡ時のバス接続 メモリから Ｉｌｏへの転送 ｌ昇 第１ 図Ｆ 第 図 ■ 第 図Ｊ 第１図に 第３図 第２図 第４図

Claims (3)

【特許請求の範囲】
1. （１）同一のチップ内に複数個の双方向バスバッファと
   、これら複数個の双方向バスバッファの制御手段と、外
   部バス獲得手段と、外部記憶装置へのアドレス発生手段
   と、データ転送回数をカウントするカウント手段を含み
   、前記記憶装置のデータ幅と外部Ｉ／Ｏ装置のデータ幅
   が異なる場合であっても外部に外部バスの制御装置等を
   用いることなく前記記憶装置と外部Ｉ／Ｏ装置間のＤＭ
   Ａを実行可能である事を特徴とするＤＭＡコントローラ
   。
2. （２）複数個の双方向バスバッファの制御を外部から行
   なう手段を備え、前記ＤＭＡコントローラがＤＭＡを実
   行していないときは、外部バスに接続されたＣＰＵは前
   記ＤＭＡコントローラの内部の前記複数個の双方向バス
   バッファを経由して前記外部Ｉ／Ｏ装置を対象としたデ
   ータの読みだし、書き込みが実行可能である事を特徴と
   する請求項１記載のＤＭＡコントローラ
3. （３）バス認可信号入力ピンと、バス許可出力ピンを備
   え、該ＤＭＡコントローラを含む複数個のバスマスタを
   外部バス上に配置可能とする機能を提供することを特徴
   とする請求項１記載のＤＭＡコントローラ。