JPH0228331A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0228331A JPH0228331A JP63178833A JP17883388A JPH0228331A JP H0228331 A JPH0228331 A JP H0228331A JP 63178833 A JP63178833 A JP 63178833A JP 17883388 A JP17883388 A JP 17883388A JP H0228331 A JPH0228331 A JP H0228331A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- collector
- integrated circuit
- semiconductor integrated
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000010410 layer Substances 0.000 description 29
- 239000000758 substrate Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路、特にバイポーラ型半導体集積
回路に関する。
回路に関する。
従来、この種の半導体集積回路は、ｎゝ埋込層とコレク
タ電極部を形成する００層が独立して拡散されていた。
タ電極部を形成する００層が独立して拡散されていた。
第２図に従来例を示すバイポーラ型半導体集積回路を示
す。図に示すようにｐ形基板１０上に形成されたｎ形エ
ピタキシャル層１１において、ρ°形分離拡散層１２で
囲まれた領域に、エミッタを形成するｎ＋層１３と、ベ
ースを形成する９層１４と、コレクタを形成する０層１
５（上記ｎ形エピタキシャル層１１）からなるｎｐｎｈ
ランジスタが形成される。また、コレクタ電極部を形成
するｎ＋層１６と。
す。図に示すようにｐ形基板１０上に形成されたｎ形エ
ピタキシャル層１１において、ρ°形分離拡散層１２で
囲まれた領域に、エミッタを形成するｎ＋層１３と、ベ
ースを形成する９層１４と、コレクタを形成する０層１
５（上記ｎ形エピタキシャル層１１）からなるｎｐｎｈ
ランジスタが形成される。また、コレクタ電極部を形成
するｎ＋層１６と。
コレクタを形成する０層１５の直下のｐ形基板１０に形
成されたｎ＋埋込層１７とは独立している。
成されたｎ＋埋込層１７とは独立している。
上述した従来のバイポーラ型半導体集積回路によれば、
コレクタ電極部を形成するｎ２層１６とｎ０埋込層１７
とが独立して形成されているため、コレクタ直列抵抗が
大きくなり、コレクタ電圧−コレクタ電流特性の立上り
、すなわちコレクタ飽和電圧が高くなることによりコレ
クタ飽和抵抗も大きくなる。また 、１層形分離拡散層
１２により、素子間を分離しているため、接合容量が存
在する。
コレクタ電極部を形成するｎ２層１６とｎ０埋込層１７
とが独立して形成されているため、コレクタ直列抵抗が
大きくなり、コレクタ電圧−コレクタ電流特性の立上り
、すなわちコレクタ飽和電圧が高くなることによりコレ
クタ飽和抵抗も大きくなる。また 、１層形分離拡散層
１２により、素子間を分離しているため、接合容量が存
在する。
従って、高周波で動作させると、コレクタ飽和抵抗と、
上記接合容量の時定数が大きくなり、カットオフ周波数
が低くなるという欠点がある。さらに、立上り（立下り
）時間の速い信号に対して、グリッチノイズ等が発生し
、誤動作の原因になるという欠点があった。
上記接合容量の時定数が大きくなり、カットオフ周波数
が低くなるという欠点がある。さらに、立上り（立下り
）時間の速い信号に対して、グリッチノイズ等が発生し
、誤動作の原因になるという欠点があった。
本発明の目的は上記課題を解消した半導体集積回路を提
供することにある。
供することにある。
上記目的を達成するため、本発明はバイポーラ型半導体
集積回路において、ｎｐｎトランジスタのコレクタ領域
のコレクタ電極部を形成する１４層とｎ０埋込層とを接
続して一つの００層の領域を形成したものである。
集積回路において、ｎｐｎトランジスタのコレクタ領域
のコレクタ電極部を形成する１４層とｎ０埋込層とを接
続して一つの００層の領域を形成したものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すバイポーラ型半導体集
積回路の断面図である。図において、ｐ形基板１０上に
形成されたｎ形エピタキシャル層１１において、Ｐ０形
形離拡散層】２で囲まれた領域に、エミッタを形成する
０４層１３とベースを形成する２層１４とコレクタを形
成する０層１５（上記ｎ形エピタキシャル層１１）から
なるｎｐｎトランジスタが形成されている。以上の構成
は従来と同じである。
積回路の断面図である。図において、ｐ形基板１０上に
形成されたｎ形エピタキシャル層１１において、Ｐ０形
形離拡散層】２で囲まれた領域に、エミッタを形成する
０４層１３とベースを形成する２層１４とコレクタを形
成する０層１５（上記ｎ形エピタキシャル層１１）から
なるｎｐｎトランジスタが形成されている。以上の構成
は従来と同じである。
本発明はコレクタを形成するｎＪｌｌ１５の領域におい
て、コレクタ電極部を形成する００層１６を深く拡散す
ることにより、ｎ！１５の直下のｐ形基板１０に形成さ
れたダ埋込層１７に接続して一体構造としたものである
。
て、コレクタ電極部を形成する００層１６を深く拡散す
ることにより、ｎ！１５の直下のｐ形基板１０に形成さ
れたダ埋込層１７に接続して一体構造としたものである
。
コレクタ電極部を形成する００層１６を深く拡散し、コ
レクタ層直下のｎ３埋込層１７に接続一体化することに
より、コレクタ直列抵抗が小さくなり、また、コレクタ
直列抵抗を小さくすることにより、コレクタ電圧−コレ
クタ電流特性の立上り、すなわちコレクタ飽和電圧が低
くなり、コレクタ飽和抵抗も小さくすることができる。
レクタ層直下のｎ３埋込層１７に接続一体化することに
より、コレクタ直列抵抗が小さくなり、また、コレクタ
直列抵抗を小さくすることにより、コレクタ電圧−コレ
クタ電流特性の立上り、すなわちコレクタ飽和電圧が低
くなり、コレクタ飽和抵抗も小さくすることができる。
したがって、本発明によるときには高周波で動作させた
ときにコレクタ飽和抵抗と接合容量の時定数が小さくな
り、カットオフ周波数の劣化を抑えることができ、また
立上り（立下り）時間の速い信号に対してもグリッチノ
イズ等による誤動作を防止できる効果を有するものであ
る。
ときにコレクタ飽和抵抗と接合容量の時定数が小さくな
り、カットオフ周波数の劣化を抑えることができ、また
立上り（立下り）時間の速い信号に対してもグリッチノ
イズ等による誤動作を防止できる効果を有するものであ
る。
第１図は本発明の一実施例を示すバイポーラ型半導体集
積回路の断面図、第２図は従来例を示す断面図である。
積回路の断面図、第２図は従来例を示す断面図である。
Claims (1)
- （１）バイポーラ型半導体集積回路において、ｎｐｎト
ランジスタのコレクタ領域のコレクタ電極部を形成する
ｎ＾＋層とｎ＾＋埋込層とを接続して一つのｎ＾＋層の
領域を形成したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178833A JPH0228331A (ja) | 1988-07-18 | 1988-07-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178833A JPH0228331A (ja) | 1988-07-18 | 1988-07-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228331A true JPH0228331A (ja) | 1990-01-30 |
Family
ID=16055463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178833A Pending JPH0228331A (ja) | 1988-07-18 | 1988-07-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228331A (ja) |
-
1988
- 1988-07-18 JP JP63178833A patent/JPH0228331A/ja active Pending
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