JPH02284245A - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
- Publication number
- JPH02284245A JPH02284245A JP1106244A JP10624489A JPH02284245A JP H02284245 A JPH02284245 A JP H02284245A JP 1106244 A JP1106244 A JP 1106244A JP 10624489 A JP10624489 A JP 10624489A JP H02284245 A JPH02284245 A JP H02284245A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- access
- buffer memory
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ、プロセッサを用いたシステムのキャッ
シュメモリ制御方式に関し、特にプロセッサによるメモ
リアクセス時の制御方式に関する。
シュメモリ制御方式に関し、特にプロセッサによるメモ
リアクセス時の制御方式に関する。
従来、この種のキャッシュメモリ制御方式は、ハードウ
ェアによるアドレスデコーダによりバッファメモリを参
照しないアドレス領域を決定していた。
ェアによるアドレスデコーダによりバッファメモリを参
照しないアドレス領域を決定していた。
上述した従来のキャッシュメモリ制御方式では、ハード
ウェア的な構成であるためアドレス領域の設定が一様に
決まってしまうという欠点がある。そのためキャッシュ
メモリシステムを構築するにあたってそのうえで動作す
るソフトウェアの仕様を考慮しなければならず、また使
用するソフトウエアにも制約がでてきてしまうという欠
点がある。
ウェア的な構成であるためアドレス領域の設定が一様に
決まってしまうという欠点がある。そのためキャッシュ
メモリシステムを構築するにあたってそのうえで動作す
るソフトウェアの仕様を考慮しなければならず、また使
用するソフトウエアにも制約がでてきてしまうという欠
点がある。
本発明の目的は、これらの欠点を除き、ソフトウェアに
よりバッファメモリを参照しないアドレス領域を設定す
ることにより、ソフトウェアの使用、システム構成に制
約がないようにしたキャッシュメモリ制御方式を提供す
ることにある。
よりバッファメモリを参照しないアドレス領域を設定す
ることにより、ソフトウェアの使用、システム構成に制
約がないようにしたキャッシュメモリ制御方式を提供す
ることにある。
本発明の構成は、プロセッサと主記憶部との間に高速の
バッファメモリを備え、前記プロセッサからのメモリア
クセスに際して前記主記憶部上の該当データが前記バッ
ファメモリにコピーされていた時、このバッファメモリ
をアクセスし、コピーされていない時、前記主記憶部を
直接アクセスすると共に、そのアクセスアドレスで特定
されるデータ領域を前記バッファメモリ内にコピーする
ように制御を行うキャッシュメモリ制御方式において、
所定のアドレス領域を設定するレジスタを有し、その所
定アドレス領域内に前記プロセッサからのアクセスがあ
った場合には前記バッファメモリを参照することなく常
に前記主記憶部をアクセスするようにしたことを特徴と
する。
バッファメモリを備え、前記プロセッサからのメモリア
クセスに際して前記主記憶部上の該当データが前記バッ
ファメモリにコピーされていた時、このバッファメモリ
をアクセスし、コピーされていない時、前記主記憶部を
直接アクセスすると共に、そのアクセスアドレスで特定
されるデータ領域を前記バッファメモリ内にコピーする
ように制御を行うキャッシュメモリ制御方式において、
所定のアドレス領域を設定するレジスタを有し、その所
定アドレス領域内に前記プロセッサからのアクセスがあ
った場合には前記バッファメモリを参照することなく常
に前記主記憶部をアクセスするようにしたことを特徴と
する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の内部構成を示すブロック図
である。本実施例のシステムは、図示していないプロセ
ッサと主記憶部７との間にバッファメモリ６を有し、こ
れら主記憶部７、バッファメモリ６を、アドレスバス１
からのアドレスによりアクセスするメモリアクセス制御
部５が、アドレス設定レジスタ３、判定回路４からの信
号により制御される。本実施例において、アドレス設定
レジスタ３は、プロセッサからのアクセスによりバッフ
ァメモリ６を参照しないアドレス領域に関する情報を保
持する。プロセッサからのメモリアクセスに際し、その
アクセスアドレス１はアドレス設定レジスタ３の情報で
特定されるアドレス領域内に入るかどうかを判定回路４
でチエツクされる。その結果、アドレス領域内に入ると
判定されれば、そのメモリアクセスは一切バッファメモ
リ６を参照せずに、メモリアクセス制御回路５にて常に
主記憶部７をアクセスするよう制御され、アドレス領域
内に入らないと判定されれば、通常のバッファメモリ６
を用いた制御を行う。
である。本実施例のシステムは、図示していないプロセ
ッサと主記憶部７との間にバッファメモリ６を有し、こ
れら主記憶部７、バッファメモリ６を、アドレスバス１
からのアドレスによりアクセスするメモリアクセス制御
部５が、アドレス設定レジスタ３、判定回路４からの信
号により制御される。本実施例において、アドレス設定
レジスタ３は、プロセッサからのアクセスによりバッフ
ァメモリ６を参照しないアドレス領域に関する情報を保
持する。プロセッサからのメモリアクセスに際し、その
アクセスアドレス１はアドレス設定レジスタ３の情報で
特定されるアドレス領域内に入るかどうかを判定回路４
でチエツクされる。その結果、アドレス領域内に入ると
判定されれば、そのメモリアクセスは一切バッファメモ
リ６を参照せずに、メモリアクセス制御回路５にて常に
主記憶部７をアクセスするよう制御され、アドレス領域
内に入らないと判定されれば、通常のバッファメモリ６
を用いた制御を行う。
以上説明したように本発明は、ソフトウェアにてバッフ
ァ、メモリを参照しないアドレス領域を設定することに
より、システムの構成、ソフトウェアの使用において制
約を与えることがないという効果がある。また、システ
ムの動作中でも動的にその領域指定を変更できるためシ
ステム全体の効率を高めることができるという効果もあ
る。
ァ、メモリを参照しないアドレス領域を設定することに
より、システムの構成、ソフトウェアの使用において制
約を与えることがないという効果がある。また、システ
ムの動作中でも動的にその領域指定を変更できるためシ
ステム全体の効率を高めることができるという効果もあ
る。
憶部。
Claims (1)
- プロセッサと主記憶部との間に高速のバッファメモリを
備え、前記プロセッサからのメモリアクセスに際して前
記主記憶部上の該当データが前記バッファメモリにコピ
ーされていた時、このバッファメモリをアクセスし、コ
ピーされていない時、前記主記憶部を直接アクセスする
と共に、そのアクセスアドレスで特定されるデータ領域
を前記バッファメモリ内にコピーするように制御を行う
キャッシュメモリ制御方式において、所定のアドレス領
域を設定するレジスタを有し、その所定アドレス領域内
に前記プロセッサからのアクセスがあった場合には前記
バッファメモリを参照することなく常に前記主記憶部を
アクセスするようにしたことを特徴とするキャッシュメ
モリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106244A JPH02284245A (ja) | 1989-04-25 | 1989-04-25 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106244A JPH02284245A (ja) | 1989-04-25 | 1989-04-25 | キャッシュメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02284245A true JPH02284245A (ja) | 1990-11-21 |
Family
ID=14428702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106244A Pending JPH02284245A (ja) | 1989-04-25 | 1989-04-25 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02284245A (ja) |
-
1989
- 1989-04-25 JP JP1106244A patent/JPH02284245A/ja active Pending
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