JPS61176162A - 電界効果半導体装置とその製造方法 - Google Patents
電界効果半導体装置とその製造方法Info
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- JPS61176162A JPS61176162A JP60018045A JP1804585A JPS61176162A JP S61176162 A JPS61176162 A JP S61176162A JP 60018045 A JP60018045 A JP 60018045A JP 1804585 A JP1804585 A JP 1804585A JP S61176162 A JPS61176162 A JP S61176162A
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- film
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- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロ波領域において、多く用いられる電
界効果トランジスタ（ＦＥＴ）構造において、ショット
キー障壁をゲートとして用いた、所謂、ＭＥＳ ＦＥ
Ｔの構造、および製造方法に関する。
界効果トランジスタ（ＦＥＴ）構造において、ショット
キー障壁をゲートとして用いた、所謂、ＭＥＳ ＦＥ
Ｔの構造、および製造方法に関する。
数ＧＨｚ〜２０ＧＨｚ帯の周波数の領域での発振、増幅
にはＧａＡｓを用い、金属と半導体とのショットキー障
壁を利用したＭＥ Ｓ （ＭＥｔａｌ Ｓｅｍ１−ｃｏ
ｎｄｕｃｔｏｒ ） Ｆ Ｅ Ｔが広く用いられつつあ
るが、このようなトランジスタではその性能の向上のた
めに、チャンネル長を短（して、寄生容量、寄生抵抗を
減少させることが要望される。
にはＧａＡｓを用い、金属と半導体とのショットキー障
壁を利用したＭＥ Ｓ （ＭＥｔａｌ Ｓｅｍ１−ｃｏ
ｎｄｕｃｔｏｒ ） Ｆ Ｅ Ｔが広く用いられつつあ
るが、このようなトランジスタではその性能の向上のた
めに、チャンネル長を短（して、寄生容量、寄生抵抗を
減少させることが要望される。
そのためにはパターンの微細化、高精度化が要求され、
またその製造にはセルファライン（自己整合）技術の適
用が重要視されて来ている。
またその製造にはセルファライン（自己整合）技術の適
用が重要視されて来ている。
従来の技術によるマイクロ波用ＧａＡｓ ＭＥＳＦＥＴ
の構造を第２図に示す。その構造上の特徴は次のように
要約される。
の構造を第２図に示す。その構造上の特徴は次のように
要約される。
（１） ソース抵抗（Ｒｓ）３、ドレイン抵抗（Ｒｄ
”）４を減少させるために、チャンネル部以外のｎ型
ＧａＡｓ層２を厚くした、所謂、リセス構造（ゲートお
よびチャネル部６が奥の引っ込んだ凹部に配置されてい
る構造）を採用したものが多い。
”）４を減少させるために、チャンネル部以外のｎ型
ＧａＡｓ層２を厚くした、所謂、リセス構造（ゲートお
よびチャネル部６が奥の引っ込んだ凹部に配置されてい
る構造）を採用したものが多い。
（２） ショットキーゲート電極５は帯状のアルミニ
ウムで、リセス構造の底に配置されている。
ウムで、リセス構造の底に配置されている。
（３） ソースとドレインのオーミックコンタクト電
極７．８はＡｕＧｅ−Ａｕでｎ型ＧａＡｓ層の一番高い
ところに配置されている。
極７．８はＡｕＧｅ−Ａｕでｎ型ＧａＡｓ層の一番高い
ところに配置されている。
上記に述べた、従来の技術による方法では、次に述べる
ごとき種々の欠陥を生ずる。
ごとき種々の欠陥を生ずる。
（１）ゲート電極はチャンネル長ｌを短くし、そのショ
ットキー接合容量を減少させるために細くしなければな
らないが、溝の底に形成しなければならず微細加工が難
しく、制御性、再現性が悪く、従って歩留りを低下させ
る。
ットキー接合容量を減少させるために細くしなければな
らないが、溝の底に形成しなければならず微細加工が難
しく、制御性、再現性が悪く、従って歩留りを低下させ
る。
（２）更に、ゲート電極の断面形状は矩形であるためチ
ャンネル長を短くすると、加工上その厚さも薄くしなけ
ればならないので、ゲート抵抗Ｒ，が急激に増大する。
ャンネル長を短くすると、加工上その厚さも薄くしなけ
ればならないので、ゲート抵抗Ｒ，が急激に増大する。
（３） ゲート電極にアルミニウムを使っているので
、耐熱性、エレクトロマイグレーシラン等の観点から信
鯨性が高いとは言えない。
、耐熱性、エレクトロマイグレーシラン等の観点から信
鯨性が高いとは言えない。
（４） リセス構造は、マスク合わせパターンニング
において本質的に精度の点で不利であり、またゲート電
極５にアルミニウム材料、ソース、ドレイン電極７，８
には金糸統の材料を採用していることより、微細加工を
要望される半導体装置の加工にはなじまない点が多い。
において本質的に精度の点で不利であり、またゲート電
極５にアルミニウム材料、ソース、ドレイン電極７，８
には金糸統の材料を採用していることより、微細加工を
要望される半導体装置の加工にはなじまない点が多い。
上記問題点は、丁字形の断面を有するショットキーゲー
ト電極を備え、この丁字形の垂直部の下端は半導体基板
に接してショットキー接合部を形成する。また丁字形の
垂直部の両サイドは、高不純物濃度のソースおよびドレ
イン領域上に形成された絶縁膜によって埋め込まれた構
造を備えた電界効果半導体装置の構造によって解決され
る。
ト電極を備え、この丁字形の垂直部の下端は半導体基板
に接してショットキー接合部を形成する。また丁字形の
垂直部の両サイドは、高不純物濃度のソースおよびドレ
イン領域上に形成された絶縁膜によって埋め込まれた構
造を備えた電界効果半導体装置の構造によって解決され
る。
また、このような電界効果半導体装置の製造は下記の方
法により解決される。
法により解決される。
即ち、化合物半導体基板の一導電形素子形成領域上に高
耐熱材料膜、次いで絶縁膜の二層を積層し、この二層を
帯状パターンを残してエツチング除去する。
耐熱材料膜、次いで絶縁膜の二層を積層し、この二層を
帯状パターンを残してエツチング除去する。
次いで、帯状パターンをマスクとして半導体基板に一導
電形不純物を導入した後、前記帯状パターンの高耐熱材
料膜をサイドエツチングによりパターン幅を狭くする。
電形不純物を導入した後、前記帯状パターンの高耐熱材
料膜をサイドエツチングによりパターン幅を狭くする。
次いで、素子形成部全面に絶縁膜を被着した後、前記サ
イドエツチングされた高耐熱材料膜を除去してショット
キー接合窓を形成する工程が含まれた電界効果半導体装
置の製造方法によって解決される。
イドエツチングされた高耐熱材料膜を除去してショット
キー接合窓を形成する工程が含まれた電界効果半導体装
置の製造方法によって解決される。
本発明では、半絶縁性の化合物半導体基板上に高融点金
属の硅化物をマスクとして゛、ソースコンタクト領域、
ドレインコンタクト領域を形成するための高濃度イオン
注入、アニールを行い、ソース抵抗Ｒｓ、ドレイン抵抗
Ｒｄを低減する。
属の硅化物をマスクとして゛、ソースコンタクト領域、
ドレインコンタクト領域を形成するための高濃度イオン
注入、アニールを行い、ソース抵抗Ｒｓ、ドレイン抵抗
Ｒｄを低減する。
また、この高融点金属の硅化物をサイドエツチングによ
りサブミクロン幅のゲ°−ト窓をソースコンタクト領域
とドレインコンタクト領域に対して自己整合的に形成し
、ゲート電極はその形状を丁字形にして、ゲート抵抗Ｒ
ｇを大幅に低減する。
りサブミクロン幅のゲ°−ト窓をソースコンタクト領域
とドレインコンタクト領域に対して自己整合的に形成し
、ゲート電極はその形状を丁字形にして、ゲート抵抗Ｒ
ｇを大幅に低減する。
更に、ゲート電極は高信顛性のＴｉ−Ｐｔ−Ａｕ構成の
金糸の多層電極を採用すると共に、Ｔ形ゲート電極は絶
縁物スペーサで支えられているので熱サイクル、機械的
振動、衝撃に対しても丈夫である。
金糸の多層電極を採用すると共に、Ｔ形ゲート電極は絶
縁物スペーサで支えられているので熱サイクル、機械的
振動、衝撃に対しても丈夫である。
以下、本発明の一実施例について、その構造および製造
方法を詳細説明する。
方法を詳細説明する。
第１図（ａ）に示すごとく、クローム（Ｃｒ）が添加さ
れたＧａＡｓの半絶縁性基板１が準備され、その一方の
主面に第１の二酸化シリコン（Ｓｔｏｗ）膜９が形成さ
れる。次いでＳｉＯ□膜は素子形成部としての窓１０が
選択的に除去される。
れたＧａＡｓの半絶縁性基板１が準備され、その一方の
主面に第１の二酸化シリコン（Ｓｔｏｗ）膜９が形成さ
れる。次いでＳｉＯ□膜は素子形成部としての窓１０が
選択的に除去される。
Ｓ ｉ Ｏｚ膜はＣＶＤ法あるいはスパッタリング法等
によって形成され、ＳｉＯ□の選択的な除去は通常のフ
ォトリソグラフィ法を適用することが出来る。次いで、
窓１０の開口したＳｉＯ□膜９をマスクとして、前記半
絶縁性基板にシリコンＳｔ”がイオン注入される。
によって形成され、ＳｉＯ□の選択的な除去は通常のフ
ォトリソグラフィ法を適用することが出来る。次いで、
窓１０の開口したＳｉＯ□膜９をマスクとして、前記半
絶縁性基板にシリコンＳｔ”がイオン注入される。
シリコンのイオン注入は、１７５ＫｅＶ、ドーズ量２．
６×１０１！ａｌ−２で行われる。
６×１０１！ａｌ−２で行われる。
次いで、化学的エツチング法によりＳｉＯ！膜９の除去
を行い、新たに第２の５ｉＯ−膜１１を同様の方法で約
１０００人波着する。しかる後、基板を窒素ガス中にて
約８５０℃、１５分のアニールを行うことによりｎ型活
性領域１２を形成する。これを第１図（ト））に示す。
を行い、新たに第２の５ｉＯ−膜１１を同様の方法で約
１０００人波着する。しかる後、基板を窒素ガス中にて
約８５０℃、１５分のアニールを行うことによりｎ型活
性領域１２を形成する。これを第１図（ト））に示す。
次いで、第１図（Ｃ）に示すごとく、Ｓ ｉ Ｏｚ膜１
１の除去を行い、半絶縁性基板１上に厚さ５ｏｏｏ人程
度の高融点金属硅化物、例えばタングステンシリサイド
（ＷＳｉ）層１３と、第３のＳｉＯ□膜１４を２０００
人被着人被。
１の除去を行い、半絶縁性基板１上に厚さ５ｏｏｏ人程
度の高融点金属硅化物、例えばタングステンシリサイド
（ＷＳｉ）層１３と、第３のＳｉＯ□膜１４を２０００
人被着人被。
上記、ＷＳｉの形成は、真空蒸着、あるいはスパッタリ
ング法で容易に積層される。
ング法で容易に積層される。
次いで、ゲート部分を残してＳｉＯ□膜１４をフォトリ
ソグラフィ法により選択的に除去し、更に、Ｓ ｉ Ｏ
ｚ膜をマスクとして、ＷＳｉ層をＣＦ ａと０□の混合
ガスを用いて、ドライエツチングを行なうことによって
、第１図（ｄｌに示す形状が得られる。
ソグラフィ法により選択的に除去し、更に、Ｓ ｉ Ｏ
ｚ膜をマスクとして、ＷＳｉ層をＣＦ ａと０□の混合
ガスを用いて、ドライエツチングを行なうことによって
、第１図（ｄｌに示す形状が得られる。
次いで、第１図＋８）に示すごとく、基板の主表面上に
再び第４の５ｉＣｈ膜１５を厚さ６０００人程度被着し
、エツチングによりｎ型領域１２より若干広い面積の窓
領域１６を選択的に開口する。
再び第４の５ｉＣｈ膜１５を厚さ６０００人程度被着し
、エツチングによりｎ型領域１２より若干広い面積の窓
領域１６を選択的に開口する。
次いで、Ｓｉｎｇ膜１５とＷＳｉ膜１３をマスクとして
、シリコンイオンを１７５ Ｋ ｅ Ｖ 、ドーズ量は
１．７ＸＩＯ”ａｍ−”にて打ち込みを行う。これを第
１図（ｆ）に示す。
、シリコンイオンを１７５ Ｋ ｅ Ｖ 、ドーズ量は
１．７ＸＩＯ”ａｍ−”にて打ち込みを行う。これを第
１図（ｆ）に示す。
次いで、全面を第５の５ｔｏｔ膜１７を約１０００人波
着する。しかる後、基板を窒素ガス中にて約８５０℃、
１５分のアニールを行うことによりｎ型活性領域１２内
にチャンネル部を除いて高不純物濃度領域１８が形成さ
れる。これ第１図（幻に示す。
着する。しかる後、基板を窒素ガス中にて約８５０℃、
１５分のアニールを行うことによりｎ型活性領域１２内
にチャンネル部を除いて高不純物濃度領域１８が形成さ
れる。これ第１図（幻に示す。
上記、二つのｎ３型高不純物領域１８は、それぞれソー
スコンタクト、およびドレインコンタクト領域を構成す
る。
スコンタクト、およびドレインコンタクト領域を構成す
る。
次いで、第５のＳｉＯ□膜１７が除去された後、第３の
Ｓｉｎ、膜１４をマスクとして、ＣＦ、と０２の混合ガ
スを用いたドライエツチングにより、前記ＷＳｔのサイ
ドエツチングを両側より行って、その線幅を細くする。
Ｓｉｎ、膜１４をマスクとして、ＣＦ、と０２の混合ガ
スを用いたドライエツチングにより、前記ＷＳｔのサイ
ドエツチングを両側より行って、その線幅を細くする。
サイドエツチングは両側より均等に行われ、線幅は当初
の１μｍより０．３μｍに細く加工される。これを第１
図０１１に示す。
の１μｍより０．３μｍに細く加工される。これを第１
図０１１に示す。
次いで、上記ＷＳｉ層の上に残っているＳｌＯ！膜１４
を除去した後、基板の全面にわたって第６のＳ ｉ Ｏ
を膜１９を２５００人被着人被、これを第１図（１）ニ
示す。
を除去した後、基板の全面にわたって第６のＳ ｉ Ｏ
を膜１９を２５００人被着人被、これを第１図（１）ニ
示す。
次いで、残されているＷＳｉ層をＣＦ４と０．の混合ガ
スを用いたドライエツチングにより除去すると第１図０
）に示すごとく、幅０．３μｍの窓２０が形成されてｎ
型領域が露出する。
スを用いたドライエツチングにより除去すると第１図０
）に示すごとく、幅０．３μｍの窓２０が形成されてｎ
型領域が露出する。
この窓２０は第１図（Ｊ）に示すごとく、両側のｎ。
型ソースおよびドレインコンタクト領域から等距離で、
しかもＷＳｉのサイドエツチングによって決まる微小間
隙にて自己整合的に形成されている。
しかもＷＳｉのサイドエツチングによって決まる微小間
隙にて自己整合的に形成されている。
この窓２０はゲートショットキー接合を作るための窓と
なる。
なる。
次いで、ｎ０型コンタク） ８１域１８上の５ｉＯｄ９
が選択的に除去されて、ソースコンタクト領域２１、お
よびドレインコンタクト領域２２が露出する。
が選択的に除去されて、ソースコンタクト領域２１、お
よびドレインコンタクト領域２２が露出する。
ソース、ドレインコンタクト領域には、それぞれＡｕＧ
ｅ−Ａｕ構成の電極を通常のリフトオフ法を用いて、そ
れぞれソース電極２３、ドレイン電極２４を形成する。
ｅ−Ａｕ構成の電極を通常のリフトオフ法を用いて、そ
れぞれソース電極２３、ドレイン電極２４を形成する。
また、ゲート電極部には窓２０にＴｉ−Ｐｔ−Ａｕ構成
の多層ゲート電極２５が形成される。この場合Ｔｉがシ
ョットキー障壁のメタルとなる。この状態を第１図体）
に示す。
の多層ゲート電極２５が形成される。この場合Ｔｉがシ
ョットキー障壁のメタルとなる。この状態を第１図体）
に示す。
以上のごとき製造工程で作られたＧａＡｓ電界効果トラ
ンジスタはｎ型領域に接するゲート電極の接触幅（チャ
ンネル長）を極めて小さくすることが可能であり、しか
もゲート電極の抵抗値Ｒｇを充分低い値とすることが出
来る。
ンジスタはｎ型領域に接するゲート電極の接触幅（チャ
ンネル長）を極めて小さくすることが可能であり、しか
もゲート電極の抵抗値Ｒｇを充分低い値とすることが出
来る。
以上の説明でゲート窓形成に用いた材料の高融点金属の
硅化物はＷＳｉに限られるものではなく、高温熱処理に
耐え、ＧａＡｓ基板に悪影響を与えず、ＳｉＯ２等の絶
縁膜とエツチング特性の異なる高融点金属の硅化物でも
構わない。
硅化物はＷＳｉに限られるものではなく、高温熱処理に
耐え、ＧａＡｓ基板に悪影響を与えず、ＳｉＯ２等の絶
縁膜とエツチング特性の異なる高融点金属の硅化物でも
構わない。
また、絶縁膜としては、５ｔ３Ｎａ 、Ａ １ｚＣ）３
、あるいはＡＩＮ等も適用可能である。
、あるいはＡＩＮ等も適用可能である。
また、本発明はは単一のゲートＦＥＴのみならず、複数
のゲートを持つＦＥＴ、あるいはこのような構造のＦＥ
Ｔを含む集積回路にも適用可能である。
のゲートを持つＦＥＴ、あるいはこのような構造のＦＥ
Ｔを含む集積回路にも適用可能である。
以上に説明せるごとく、本発明の構造、および製造方法
を適用することにより、ＭＥＳ ＦＥＴｏのより高速
化、あるいはより高い周波数・での動作が可能となった
。
を適用することにより、ＭＥＳ ＦＥＴｏのより高速
化、あるいはより高い周波数・での動作が可能となった
。
第１図（ａ）〜伽）は本発明にかかわる電界効果半導体
装置を製造装置を工程順に示す断面図、第２図は従来の
方法による電界効果半導体装置の断面図を示す。 図面において １はＧａＡｓ基板、 ２はｎ型Ｇａｐｓ ｓ３はソ
ース抵抗、 ４はドレイン抵抗、５はゲート電極
、 ６はチャンネル部、７はソース電極、
８はドレイン電極、９ 、１１．１４．１５．１７．
１９はＳ ｉ Ｏを膜、１０は素子形成部窓、 １２
はｎ型活性領域、１３はＷＳｉ層、 １６はｎ″
″領域用窓、１８はｎ“領域、 ２０はゲート用
窓、２１はソースコンタクト ２２はドレインコンタク
トＭ域、 領域、 ２３はソース電極、 ２４はドレイン電極、２５は
ゲート電極、 をそれぞれ示す。 第１図 第１図
装置を製造装置を工程順に示す断面図、第２図は従来の
方法による電界効果半導体装置の断面図を示す。 図面において １はＧａＡｓ基板、 ２はｎ型Ｇａｐｓ ｓ３はソ
ース抵抗、 ４はドレイン抵抗、５はゲート電極
、 ６はチャンネル部、７はソース電極、
８はドレイン電極、９ 、１１．１４．１５．１７．
１９はＳ ｉ Ｏを膜、１０は素子形成部窓、 １２
はｎ型活性領域、１３はＷＳｉ層、 １６はｎ″
″領域用窓、１８はｎ“領域、 ２０はゲート用
窓、２１はソースコンタクト ２２はドレインコンタク
トＭ域、 領域、 ２３はソース電極、 ２４はドレイン電極、２５は
ゲート電極、 をそれぞれ示す。 第１図 第１図
Claims (2)
- （１）Ｔ字形の断面を有するショットキーゲート電極、
該Ｔ字形の垂直部の下端は基板に接してショットキー接
合部を形成し、該Ｔ字形の垂直部の両サイドは、高不純
物濃度のソースおよびドレイン領域上に形成された絶縁
膜によって埋め込まれた構造を特徴とする電界効果半導
体装置。 - （２）化合物半導体基板の一導電形素子形成領域上に高
耐熱材料膜、次いで絶縁膜の二層を積層する工程、該二
層を帯状パターンを残してエッチング除去する工程、該
帯状パターンをマスクとして半導体基板に一導電形不純
物を導入する工程、前記帯状パターンの高耐熱材料膜を
サイドエッチングによりパターン幅を狭くする工程、素
子形成部全面に絶縁膜を被着する工程、前記サイドエッ
チングされた高耐熱材料膜を除去してショットキー接合
窓を形成する工程を含むことを特徴とする電界効果半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60018045A JPS61176162A (ja) | 1985-01-31 | 1985-01-31 | 電界効果半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60018045A JPS61176162A (ja) | 1985-01-31 | 1985-01-31 | 電界効果半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61176162A true JPS61176162A (ja) | 1986-08-07 |
Family
ID=11960714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60018045A Pending JPS61176162A (ja) | 1985-01-31 | 1985-01-31 | 電界効果半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61176162A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455871A (en) * | 1987-08-26 | 1989-03-02 | Sumitomo Electric Industries | Manufacture of self-alignment type gate electrode |
| JPH02192733A (ja) * | 1989-01-20 | 1990-07-30 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935479A (ja) * | 1982-08-24 | 1984-02-27 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-01-31 JP JP60018045A patent/JPS61176162A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935479A (ja) * | 1982-08-24 | 1984-02-27 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6455871A (en) * | 1987-08-26 | 1989-03-02 | Sumitomo Electric Industries | Manufacture of self-alignment type gate electrode |
| JPH02192733A (ja) * | 1989-01-20 | 1990-07-30 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
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