JPH0228863A - Ｃｐｕ間データ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は複数のＣＰＵを備えた装置において、ＣＰＵ間
で情報を授受する方式に関し、特に大量データを高速に
転送する方式に関する。。

（従来の技術） 従来、この種のＣＰＵ間におけるデータの転送は、ＣＰ
Ｕの周辺デバイスであるシリアルＩ１０゜またはパラン
ＩＭＩ１０によるデータのＩ１０転送が採用きれていた
。上記においては、各ＣＰＵは各自のメモリから必要な
情報をデバイスに書込み、相手方から送られてきた情報
を自身のＩ１０デバイスから自身のメモリに引取る第１
の方式、ならびにデュアルポートメモリをＣＰＵ間の共
通メモリとして備え、相互にそれらのメモリに読書きす
る第２の方式が公知であった。

（発明が解決しようとする課題） 上述した従来の第１のＩ１０転送方式は、メモリからバ
イト単位でデータを引出し、Ｉ１０デバイスを使って送
信し１相手側も同様にＩ１０デバイスからメモリに引取
る方式であるため、大量のデータを転送するには常時、
両ＣＰＵを介在せざるを得ない。よって、ＣＰＵＫよる
処理を当肢作業に多く割振る必要性があり、大量のデー
タの高速転送には不向きであるという欠点があった。

従来のデュアルポートメモＵＫよる第２の方式は、大容
量デバイスの入手が不可能であるため、メモリ容量を大
規模圧すると高価になるという欠点があり、さらにデュ
アルポートながら同アドレスの同時アクセスは待合わせ
になるなどの欠点があった。。

本発明の目的は、メモリリード／ライト等の制御信号、
アドレス、ならびにデータについて、両方のＣＰＵから
のアクセスを可能とするためのセレクタを設け、この方
向をマスタとなるＣＰＵのシステムボートから制御する
ととＫより上記欠点を除去し、大量のデータを高速に転
送できるように構成し＆ＣＰＵＣＰＵ間転送方式を提供
するととＫある。。

（課題を解決するための手段） 本発明によるＣＰＵ間データ転送方式は２個のＣＰＵと
、一対のメモリと、−式のセレクタと、システムボート
／ハスとを具備して構成したものである、。

２個のＣＰＵはマスタ、およびスレーブとじて動作し、
大量のデータを送受信するための亀のである。。

一対のメモリは、２個のＣＰＵのそれぞれにより切替え
メモリとして使用するためのものである。。

−式のセレクタは、マスタとなるＣＰＵからの指示によ
り該当するメモリへの制御信号、アドレス、およびデー
タを相互に相手方ＣＰＵへと切替えるためのものである
。

システムボート／パスは、相手側ＣＰＵに対応したメモ
リの内容を自メモリ空間に取込み、大量のデータを高速
に送受信するためのものである。。

（実施例） 次に１本発明について図面を参照して説明する。。

第１図は、本発明によるＣＰＵ間データ転送方式の一実
施例を示すブロック図である。。

第１図において、１．２はそれぞれデータ転送を必要と
するＣＰＵを内部に備え九マイクロプロセサユニット（
ＭＰＵ）である１、ここでは、マイクロプロセサユニッ
ト１がマスタ側として表現しである。、３１．３２はそ
れぞれ各マイクロプロセサ１，２から送出されるメモリ
リード／ライト郷の制御信号、およびアドレス情報を転
送するためのアドレスバスであり、４１．４２はそれぞ
れデータバスである。、Ｓｌ、Ｓ２はそれぞれ相互に交
換の対称となるメモリである。、　６　ｊ　、　６２は
それぞれセレクタであり、メモリブロック１５１．８２
に入力されるアドレス信号等のうち、アドレスバス３１
上の信号、またはアドレスバス３２上の信号を選択する
ものである。、　７．．１　、７２はそれぞれ双方向の
セレクタであり、データバス４１、ま九はデータバス４
２に接続されている１、セレクタ６１．６２．フ１．フ
２の選択信号は信号線９を介してマスタ側のシステムボ
ート８１の第１ビツトから出力される。

１０．１１はそれぞれシステムボート８１゜８２からメ
モ！Ｊｇｌ、８２の交換を確認するため、ＣＰＵ間で使
用される制御用信号線である１、信号線１（１，１１上
の制御信号の授受方式の実例は、後述する第８図で詳細
に説明する。、１２１゜１２２．１３１．１３２はそれ
ぞれ各マイクロプロセサ１，２が独立して所持するメモ
リであり、メモリマツプの説明を第２図で説明するため
に表現した本のである１１以上の方式において、信号線
９を制御することくより、メモリ５１．８２をそれぞれ
マイクロプロセサユニツ）１．２の配下から逆のＭＰＵ
配下Ｋｆｉｌ換えることが可能となる。

第２図はＣＰＵメモリマツプであり、第１図で示したメ
モリが置換される様子を示す亀のである。

マイクロプロセサユニット（ＭＰＵ１）１のメモリはＭ
ｌ　１　、Ｍｌ　２　、Ｍｌ　８で構成され、マイクロ
プロセサユニット（ＭＰＵ２）２はＭ２１．Ｍ２Ｒ、Ｍ
２Ｒで構成されている亀のとする。全体の空間はＭＰＵ
Ｉ　、ＭＰＵ２で同容量の必要はないが、交換の対象と
なるメモリＭＩ２．ＦＩＩ！２２は論理的に同じ空間容
量をもっている必要がある。。

しかし、この場合にも絶対アドレスは一致している必要
はない１、メモリの交換が行なわれると、第２図に示す
ように左から右にメモリマツプ上のメモリが入替わる１
、すなわち、ＭＰＵ１はメモリＭ２２をアクセスし、Ｍ
ＰＵ２はメモリＭ２１をアクセスするように動作して、
相手側ＣＰＵが使用していたメモリをアクセスすること
が可能となる。。

よって、上記によりブロックレベルでデータのＣＰＵ間
転送が実現できることになる１、メモリの交換を何の予
告もなしに実行すれば、各ＣＰＵが暴走するのを防ぐた
め釦ハンドクエイクが必要である１、第８図は、前記ハ
ンドシェイクの実例を示す説明図である１、第１図の信
号線９〜１１上のシステムボート信号がハンドシェイク
用の信号に該肖する１、まず、送信データのデータ処理
が実行された場合、マスタＣＰＵ１は信号線１１上にリ
クエスト（ＲＥＱ）信号を送出し、ＭＰＵ２の体制を開
＜、、ＭＰＵ２では自身のデータ処理が完了していれば
、信号線１０を介してアクノリッジ（ＡＣＫ）信号をＭ
ＰＵＩに送出して肯定応答を知らせるａＭＰＵＩはＡＣ
Ｋを受取ると、信号線９を介してパス切替え信号をセレ
クタ６１゜６２、フ１，７２に送出する。同時に、ＭＰ
Ｕ１は切替え実行中を示すエクゼギュート（ＥＸＥ）信
号を信号線９上に送出する１、切替えを元に戻すときも
、同様の手順を経過するととＫなる。

もし、スレーブ側からの要求によっても実行する必要の
あるとき釦は、制御ｌｌ信号線の数を増加すればよい、
これによってスレーブ側からＲＥＱ信号をマスタ側に送
出し、マスタ側で同様の手順を繰返すことができる。こ
のような手順は一例であり、確認するには制御信号をキ
ャラクタベースで授受するなど、公知の手法が利用でき
ることはいうまでもない、。

（発明の効果） 以上説明したように本発明は、メモリのアドレス／デー
タをパスごとく交換することＫより、大容量の情報をメ
モリに格納したまま相手のＣＰＵに受渡すことができる
ため、高速にデータを転送できるという効果がある。こ
れＫより、各ＣＰＵが通信に割振る時間は極めて短くな
り、転送後のデータ処理能力が数段向上するという効果
がある。

また、本発明に使用されるメモリは通常のランダムアク
セスメモリであ）、大容量化は任意に可能で、高価なデ
ュアルポートメモリを使用しなくとも効率的なデータ転
送が可能になるという効果がある、。

【図面の簡単な説明】

第１図は、本発明によ、ＲＣＰＵ間データ転送方式の一
実施例を示すブロック図である１、第２図は、第１図で
示した本発明の実施例におけるメモリマツプの遷移を示
す説明図である。 第８図は、メモリ切換えの手順を示す説明図である。 第４図は、従来のＩ１０デバイスによる通信方式例を示
すブロック図である。。 １．２−−・マイクロプロセサユニット３１．３２・―
・アドレスバス ４１．４２・・−データバス ！５１．８２，１２１．１２２，１３１．１３２・・・
・・メモリ ６１．６２．フ１．フ２・―・セレクタ８１．８２・・
・システムポート １４１．１４２・・・Ｉ１０デバイス ９〜１１−−−信号線 第３図 〈マスタン ２４図

Claims (1)

【特許請求の範囲】
1. マスタおよびスレーブとして動作し大量のデータを送受
   信するための２個のＣＰＵと、前記２個のＣＰＵのそれ
   ぞれにより切替えメモリとして使用するための一対のメ
   モリと、前記マスタとなるＣＰＵからの指示により該当
   する前記メモリへの制御信号、アドレス、およびデータ
   を相互い相手方ＣＰＵへと切替えるための一式のセレク
   タと、前記相手側ＣＰＵに対応したメモリの内容を自メ
   モリ空間に取込み、大量のデータを高速に送受信するた
   めのシステムポート／バスとを具備して構成したことを
   特徴とするＣＰＵ間データ転送方式。