JPH02288924A - 高速メモリアクセス制御方式 - Google Patents
高速メモリアクセス制御方式Info
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- JPH02288924A JPH02288924A JP3392089A JP3392089A JPH02288924A JP H02288924 A JPH02288924 A JP H02288924A JP 3392089 A JP3392089 A JP 3392089A JP 3392089 A JP3392089 A JP 3392089A JP H02288924 A JPH02288924 A JP H02288924A
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- Japan
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- memory
- scanning direction
- sub
- access control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
画像データ処理における高速メモリアクセス制御方式に
関し、 必要最小限のメモリチップで構成されるメモリに対して
、主走査方向および副走査方向について共に高速アクセ
スを可能にすることを目的とし、最小単位として、同一
サイクルでアクセスされるビット数対応のメモリチップ
を有するメモリと、各画素対応に割り当てられたメモリ
チップに対して、各走査方向対応のアドレスを生成する
メモリアクセス手段とを備えたメモリアクセス制御方式
において、主走査方向および副走査方向に対して、各画
素を互いに異なるメモリチップに割り当てる処理を行い
、各走査方向に対応して所定のアドレスの生成制御を行
う制御手段を備えて構成する。
関し、 必要最小限のメモリチップで構成されるメモリに対して
、主走査方向および副走査方向について共に高速アクセ
スを可能にすることを目的とし、最小単位として、同一
サイクルでアクセスされるビット数対応のメモリチップ
を有するメモリと、各画素対応に割り当てられたメモリ
チップに対して、各走査方向対応のアドレスを生成する
メモリアクセス手段とを備えたメモリアクセス制御方式
において、主走査方向および副走査方向に対して、各画
素を互いに異なるメモリチップに割り当てる処理を行い
、各走査方向に対応して所定のアドレスの生成制御を行
う制御手段を備えて構成する。
本発明は、画像データ処理における高速メモリアクセス
制御方式に関する。
制御方式に関する。
近年、画像データ処理の高速化に伴って、メモリアクセ
スにおいても主走査方向のみならず副走査方向の読み出
しの高速化が要求されている。
スにおいても主走査方向のみならず副走査方向の読み出
しの高速化が要求されている。
各画素に対応してそれぞれメモリチップが割り当てられ
るメモリは、同一サイクルでアクセスされるビット数に
相当する必要最小限のメモリチップで構成することがで
きる。すなわち、例えば１６ビツト（１ワード）のデー
タを読み出すには、各ビットに対応する１６個のメモリ
チップ（ｏ、１２、・・・、Ｅ、Ｆ）の同一アドレスを
アクセスするようになっている。
るメモリは、同一サイクルでアクセスされるビット数に
相当する必要最小限のメモリチップで構成することがで
きる。すなわち、例えば１６ビツト（１ワード）のデー
タを読み出すには、各ビットに対応する１６個のメモリ
チップ（ｏ、１２、・・・、Ｅ、Ｆ）の同一アドレスを
アクセスするようになっている。
第４図は、ビットマツプ・イメージアレイにおいて、１
ワードのアクセスを可能にする従来のメモリチップの配
置例を示す図である。
ワードのアクセスを可能にする従来のメモリチップの配
置例を示す図である。
図において、０〜Ｆの記号はメモリデツプ番号を１６進
数表示で示す。
数表示で示す。
各ブロック単位（１６ビツト）のデータを同一サイクル
で読み出す場合に、各メモリチップに入力するアドレス
は、［縦アドレス（ｙ） 横アドレス（Ｘ）］である
（２進数表示、以下同様）。
で読み出す場合に、各メモリチップに入力するアドレス
は、［縦アドレス（ｙ） 横アドレス（Ｘ）］である
（２進数表示、以下同様）。
すなわち、主走査方向のメモリアクセスでは、第１ライ
ンのブロックＹ１のデータを読み出す場合には、（χ、
ｙ）＝ （１，０）であるので、０〜Ｆの各メモリチッ
プにそれぞれ［０１］をアクセスアドレスとして入力す
る。同様に、第２ラインのブロックＹ２のデータを読み
出す場合には、（ｘ、ｙ）＝ （０，１）であるので、
０〜Ｆの各メモリチップにそれぞれ［１０１をアクセス
アドレスとして入力する。
ンのブロックＹ１のデータを読み出す場合には、（χ、
ｙ）＝ （１，０）であるので、０〜Ｆの各メモリチッ
プにそれぞれ［０１］をアクセスアドレスとして入力す
る。同様に、第２ラインのブロックＹ２のデータを読み
出す場合には、（ｘ、ｙ）＝ （０，１）であるので、
０〜Ｆの各メモリチップにそれぞれ［１０１をアクセス
アドレスとして入力する。
ところで、従来のメモリチップの配置では、副走査方向
に対して各画素が同一メモリデツプに割り当てられてい
るので、同一サイクルでのアクセスは不可能であった。
に対して各画素が同一メモリデツプに割り当てられてい
るので、同一サイクルでのアクセスは不可能であった。
したがって、例えば１６ビツトの副走査方向のデータを
読み出す場合には、対応する画素を含む主走査方向のブ
ロックごとに１６回アクセスして読み出し、副走査方向
の１６ビツトのデータに加］ニする処理が必要であった
。
読み出す場合には、対応する画素を含む主走査方向のブ
ロックごとに１６回アクセスして読み出し、副走査方向
の１６ビツトのデータに加］ニする処理が必要であった
。
なお、特開昭５９−１８６０５７号公報（イメージメモ
リシステムにおけるアクセス処理方式）において、イメ
ージデータのアクセスを高速に行う方法が開示されてい
るが、この方法を利用する場合においては、制御系でア
ドレスの算出を行っているために、高速化に伴って制御
系にかかる負担が大きくなっていた。
リシステムにおけるアクセス処理方式）において、イメ
ージデータのアクセスを高速に行う方法が開示されてい
るが、この方法を利用する場合においては、制御系でア
ドレスの算出を行っているために、高速化に伴って制御
系にかかる負担が大きくなっていた。
本発明は、必要最小限のメモリチップで構成されるメモ
リにおいて、主走査方向および副走査方向について共に
高速アクセスを可能にする高速メモリアクセス制御方式
を提供することを目的とする。
リにおいて、主走査方向および副走査方向について共に
高速アクセスを可能にする高速メモリアクセス制御方式
を提供することを目的とする。
第１図は、本発明の原理ブロック図である。
図において、メモリ１１は、最小単位として、同一サイ
クルでアクセスされるビット数対応のメモリチップを有
する。
クルでアクセスされるビット数対応のメモリチップを有
する。
メモリアクセス手段１３は、各画素対応に割り当てられ
たメモリチップに対して、各走査方向対応のアドレスを
生成する。
たメモリチップに対して、各走査方向対応のアドレスを
生成する。
制御手段１５ば、主走査方向および副走査方向に対して
、各画素を互いに異なるメモリチップに割り当てる処理
を行い、各走査方向に対応して所定のアドレスの生成制
御を行う。
、各画素を互いに異なるメモリチップに割り当てる処理
を行い、各走査方向に対応して所定のアドレスの生成制
御を行う。
本発明は、少なくとも同一サイクルでアクセスされるビ
ットに対して、主走査方向および副走査方向の各画素が
互いに異なるメモリチップに割り当てられるので、各走
査方向に対してそれぞれ同一サイクルでのアクセスが可
能になり、容易にメモリアクセスの高速化を図ることが
できる。
ットに対して、主走査方向および副走査方向の各画素が
互いに異なるメモリチップに割り当てられるので、各走
査方向に対してそれぞれ同一サイクルでのアクセスが可
能になり、容易にメモリアクセスの高速化を図ることが
できる。
以下、図面に基づいて本発明の実施例について詳細に説
明する。
明する。
第２図は、ビットマツプ・イメージアレイにおいて、１
ワードのアクセスを可能にする本発明によるメモリチッ
プの配置例を示す図である。
ワードのアクセスを可能にする本発明によるメモリチッ
プの配置例を示す図である。
図において、０〜Ｆの記号はメモリチップ番号を１６進
数表示で示す。
数表示で示す。
本配置例では、各ラインごとにメモリチップを周期的に
一つシフトした状態を示す。なお、副走査方向に対して
各画素が同一メモリチップに割り当てられない構成であ
れば、同一サイクルでのアクセスが可能になるので、第
２図に示すような規則的なシフト配置に限定されるもの
ではない。
一つシフトした状態を示す。なお、副走査方向に対して
各画素が同一メモリチップに割り当てられない構成であ
れば、同一サイクルでのアクセスが可能になるので、第
２図に示すような規則的なシフト配置に限定されるもの
ではない。
主走査方向の各ブロック単位（１６ビツト）のデータを
同一サイクルで読み出す場合に、従来方式と同様に、各
メモリチップに入力するアドレスは、［縦アドレス（ｙ
） 横アドレス（Ｘ）］である。
同一サイクルで読み出す場合に、従来方式と同様に、各
メモリチップに入力するアドレスは、［縦アドレス（ｙ
） 横アドレス（Ｘ）］である。
すなわち、第１ラインのブロックＹ、については、（ｘ
、ｙ）＝ （Ｌ Ｏ）であり、各メモリチップに入力
するアドレスは［０１コとなる。また、第２ラインのブ
ロックＹ２については、（ｘ、ｙ）＝（０，１）であり
、同様に［１０］となる。
、ｙ）＝ （Ｌ Ｏ）であり、各メモリチップに入力
するアドレスは［０１コとなる。また、第２ラインのブ
ロックＹ２については、（ｘ、ｙ）＝（０，１）であり
、同様に［１０］となる。
ここで、副走査方向の各ブロック単位（１６ビツト）の
データを同一サイクルで読み出す場合には、各メモリチ
ップに入力するアドレスは、［縦アドレス（ｙ） 所
定のシフト量を施したメモリチップ番号 横アドレス（
ブロック番号に対応するＸの上位ビット）］とする。
データを同一サイクルで読み出す場合には、各メモリチ
ップに入力するアドレスは、［縦アドレス（ｙ） 所
定のシフト量を施したメモリチップ番号 横アドレス（
ブロック番号に対応するＸの上位ビット）］とする。
すなわち、副走査方向のブロックＴ、については、（Ｘ
、 ｙ） −（０００００，ＩＬメモリチップ番号の
シフト量は０であるので、メモリチップ番号０のメモリ
チップ（０チツプという。以下同様）に入力するアドレ
スは、 ［１０００００］ となる。以下同様に、Ｉ、 ２． ３．・・・、 Ｅ
、 Ｆチップに入力するアドレスは、 ［１０００１０コ ［１００１００］ ［１００１１主］ ［１１１１００−コ ［１１１１１０］ となる。
、 ｙ） −（０００００，ＩＬメモリチップ番号の
シフト量は０であるので、メモリチップ番号０のメモリ
チップ（０チツプという。以下同様）に入力するアドレ
スは、 ［１０００００］ となる。以下同様に、Ｉ、 ２． ３．・・・、 Ｅ
、 Ｆチップに入力するアドレスは、 ［１０００１０コ ［１００１００］ ［１００１１主］ ［１１１１００−コ ［１１１１１０］ となる。
また、副走査方向のブロックＴ２については、（ｘ、ｙ
）＝（立０００１．Ｏ）、メモリチップ番号のシフト量
が１であるので、０チツプに入力するアドレスは、 ［０１１１，１０］ となる。以下同様に、１，２．・・・、Ｆチップに入力
するアドレスは、 ［００００００］ ［００００１０］ ［０１１１００］ となる。
）＝（立０００１．Ｏ）、メモリチップ番号のシフト量
が１であるので、０チツプに入力するアドレスは、 ［０１１１，１０］ となる。以下同様に、１，２．・・・、Ｆチップに入力
するアドレスは、 ［００００００］ ［００００１０］ ［０１１１００］ となる。
また、副走査方向のブロックＴ３については、（ｘ、ｙ
）−（±００００，１）、メモリチップ番号のシフト量
が０であるので、０チツプに入力するアドレスは、 ［１００００１］ となる。以下同様に、１，２．・・・、Ｆチップに入力
するアドレスは、 ［１０００１上コ ［１００１０上］ ［１１１１１よ］ となる。
）−（±００００，１）、メモリチップ番号のシフト量
が０であるので、０チツプに入力するアドレスは、 ［１００００１］ となる。以下同様に、１，２．・・・、Ｆチップに入力
するアドレスは、 ［１０００１上コ ［１００１０上］ ［１１１１１よ］ となる。
また、副走査方向のブロックＴ４については、（ｘ、ｙ
）−（上０００１．Ｏ）、メモリチップ番号のシフト量
が１であるので、０チツプに入力するアドレスは、 ［０１１１１土］ となる。以下同様に、１，２．・・・、Ｆチップに入力
するアドレスは、 ｃｏ ｏｏｏｏ上］ ［００００１上］ ［０１１１０上］ となる。
）−（上０００１．Ｏ）、メモリチップ番号のシフト量
が１であるので、０チツプに入力するアドレスは、 ［０１１１１土］ となる。以下同様に、１，２．・・・、Ｆチップに入力
するアドレスは、 ｃｏ ｏｏｏｏ上］ ［００００１上］ ［０１１１０上］ となる。
なお、以上示したビットマツプ・イメージアレイのメモ
リチップ配置は、周期的なビットシフトを行うリングバ
ッファを用いて容易に実現可能である。
リチップ配置は、周期的なビットシフトを行うリングバ
ッファを用いて容易に実現可能である。
第３図は、本発明方式を実現するための装置構成の一例
を示すブロック図である。
を示すブロック図である。
図において、メモリ３１は、リングバッファ３３を介し
てシステムハス３５に接続される。制御回路３７は、ア
ドレスデータからリングバッファ３３のシフト量を抽出
し、アクセスアドレスはメモリ３１に、シフト量はリン
グバッファ３３にそれぞれ送出する構成である。
てシステムハス３５に接続される。制御回路３７は、ア
ドレスデータからリングバッファ３３のシフト量を抽出
し、アクセスアドレスはメモリ３１に、シフト量はリン
グバッファ３３にそれぞれ送出する構成である。
なお、リングバッファ３３のシフト量は、主走査方向の
アクセスであれば縦アドレスの下位ビットを割り当て、
副走査方向のアクセスであれば横アドレスの下位ピッ）
・を割り当てる。
アクセスであれば縦アドレスの下位ビットを割り当て、
副走査方向のアクセスであれば横アドレスの下位ピッ）
・を割り当てる。
また、主走査方向あるいは副走査方向の指定は、外部よ
り与えられる主副の走査判定制御信号に応じて行われる
。
り与えられる主副の走査判定制御信号に応じて行われる
。
」二連したように、本発明によれば、簡単な構成で各走
査方向の所定数ビットに対して同一サイクルでのアクセ
スが可能になる。したがって、画像データ処理において
特に副走査方向の読み出しの高速化が容易になり、実用
的には極めて有用である。
査方向の所定数ビットに対して同一サイクルでのアクセ
スが可能になる。したがって、画像データ処理において
特に副走査方向の読み出しの高速化が容易になり、実用
的には極めて有用である。
第１図は本発明の原理ブロック図、
第２図はピントマツプ・イメージアレイにおいて本発明
によるメモリチップの配置例を示す図、第３図は本発明
方式を実現するための装置構成の一例を示すブロック図
、 第４図はビットマツプ・イメージアレイにおいて従来の
メモリチップの配置例を示す図である。 図において、 １１はメモリ、 １３はメモリアクセス手段、 １５ば制御手段である。
によるメモリチップの配置例を示す図、第３図は本発明
方式を実現するための装置構成の一例を示すブロック図
、 第４図はビットマツプ・イメージアレイにおいて従来の
メモリチップの配置例を示す図である。 図において、 １１はメモリ、 １３はメモリアクセス手段、 １５ば制御手段である。
Claims (1)
- （１）最小単位として、同一サイクルでアクセスされる
ビット数対応のメモリチップを有するメモリ（１１）と
、 各画素対応に割り当てられたメモリチップに対して、各
走査方向対応のアドレスを生成するメモリアクセス手段
（１３）と を備えたメモリアクセス制御方式において、主走査方向
および副走査方向に対して、各画素を互いに異なるメモ
リチップに割り当てる処理を行い、各走査方向に対応し
て所定のアドレスの生成制御を行う制御手段（１５）を
備えた ことを特徴とする高速メモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3392089A JPH02288924A (ja) | 1989-02-14 | 1989-02-14 | 高速メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3392089A JPH02288924A (ja) | 1989-02-14 | 1989-02-14 | 高速メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02288924A true JPH02288924A (ja) | 1990-11-28 |
Family
ID=12399956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3392089A Pending JPH02288924A (ja) | 1989-02-14 | 1989-02-14 | 高速メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02288924A (ja) |
-
1989
- 1989-02-14 JP JP3392089A patent/JPH02288924A/ja active Pending
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