JPH02294117A - 同期カウンタの回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は同期カウンタの回路装置に関するものである
． 〔従来の技術〕 直列に接続されているカウント段を有し、カウント段が
それぞれ、カウント段の第１の制御クロックに対する第
１の入力端子と、カウント段の１つの出力信号に対する
少なくとも１つの第１の出力端子と、第２の制御クロフ
クに対する第２の入力端子と、直接に後続のカウント段
の第１の入力端子が接続可能である１つのクロンク出力
端子とを有する同期カウンタの回路装置はたとえば「シ
ーメンス研究開発報告（Ｓｉｅｍｅｎｓ　Ｆｏｒｓｃｈ
ｕｎｇｓ−　ｕｎｄＥｎｔｗｉｃｋｌｕｎｇｓｂｅｒｉ
ｃｈｔｅ）、第５巻、１９７６年、第６号、第３２４〜
３２６頁から公知である．この公知の同朋カウンタはそ
れぞれ１４個のトランジスタ及び２個のキャバシタンス
を有する直列に接続されているカウンタ段を有する．個
々のカウンタ段の出力端は互いに接続されており、その
際に各カウンタ段は等しい時点で１つのクロックにより
スイッチングされる．個々のカウントフリップフロップ
が各クロック周期の後に跳躍する位置は、交叉接続され
ている４つのトランジスタにより決定される． 同期カウンタにおけるカウントパルスは、カウントパル
スが第１のカウントフリップフロップのクロック入力端
にのみ与えられる非同期カウンクと異なって、同時にす
べてのクロック入力端に作用することは一般に知られて
いる．従って非同期カウンタでは、最後のカウントフリ
ップフロソブに対する入力信号が、すべての先行のカウ
ントフリップフロップが切換跳躍しているときに初めて
到来するという欠点がある。しかしそれらの長い通過時
間のために非同期カウンタの使用はＩｆｆ限されている
．しかし非同期カウンタは同期カウンタと対照的により
小さい面積を必要とする．〔発明が解決しようとする問
題点〕 本発明の課題は、従来公知の同期カウンクに比較して顕
著にわずかな構成要素費用を有する同期カウンタの回路
構成を提案することである。

〔課題を解決するための手段〕

上述の課題を解決するため、本発明の回路においては、
第１のトランジスタの負荷バスと第１のインバータと第
２のトランジスタの負荷バスと第２のインバータと第３
のインバータとのリング回路を含んでおり、 第１の入力端子が第１のトランジスタの制御端子と接続
されており、 第２の入力端子が第２のトランジスタの制御端子と接続
されており、 負荷バスで第１の入力端子とクロック出力端子との間に
接続されている第３のトランジスタを含んでおり、その
制御端子が第２のインバータまたは第３のインバータの
出力端と接続されており、また 第１の出力端子が第２のインバータの１つの出力端と接
続されるものである． 本発明の他の構成は請求項２以下にあげられている． すなわち本発明による同期カウンタの回路装置は、それ
ぞれ第１のトランジスタの負荷バスと第１のインバータ
と第２のトランジスタの負荷バスと第２のインバータと
第３のインバータとから成る１つのリング回路を含んで
いるカウント段を有する．第１および第２の制御クロッ
クを介してこれらのトランジスタは制御可能である．１
つのカウント段の１つのクロック出力端から、直接に後
続の１つのカウント段に対する第１の制御クロンクが取
り出し可能であり、他方において第２の制御クロックは
すべてのカウント段に同期して与えられる． 前記公知の同期カウンタの回路装置にくらべて、トラン
ジスタにおける構成部分費用がカウント段あたり３０％
だけ低減され得る．公知の回路装置で必要とされる１４
個のトランジスタの代わりに、本発明による同期カウン
タの回路装置では９個のトランジスタしか必要とされな
い． 負荷バスで１つのカウント段の第１の入力端子とクロッ
ク出力端子との間に接続されている第３のトランジスタ
の制１１ｉ端子が第２のインバータまたは第３のインバ
ータの出力端に接続されているか否かに応じて、同期カ
ウンタは順方向または逆方向カウンタとして使用可能で
ある．カウント方向は１つの切換スイッチにより簡単に
実現され得る． 本発明の１つの構成によれば、各カウント段はセット可
能であり、、また少なくとも８０ＭＨｚまでの高いクロ
ック周波数に対して作動可能である．同期カウンタがこ
のような高いクロシク周波数において動作し得るように
、本発明によれば、先行のカウント段がそれらの出力端
に１つのＨレベルを有するときに１つの桁上げ一繰り越
しが行われる． 本発明による回路装置の１つの主な利点はその２進のカ
ウントの仕方にある． 〔実施例〕 以下、４つの図面により本発明を一層詳細に説明する． 第１図には、２つのカウント段ＺｌおよびＺ２を有する
本発明による１つの同期カウンタの回路装置の実施例が
示されている．両カウント段Ｚ１およびＺ２の各々は少
なくとも４つの端子、すなわち第１の入力端子Ｅ１、第
２の入力端子Ｅ２、クロック出力端子ＴＡおよび第１の
出力信号ＱｌまたはＱ２に対する第１の出力端子ＡＩを
有する．さらに各カウント段Ｚ１およびＺ２に、出力信
号Ｑ１またはＱ２に対して反転された１つの出力信号Ｑ
ｌまたはＱ２に対する第２の出力端子Ａ２が設けられて
いることは有利である．第１のカウント段Ｚ１の第１の
入力端子Ｅ１には第１の制御クロックＴＭＩ，いわゆる
マスタークロックが与えられ得る．第２のカウント段Ｚ
２の第１の入力端子Ｅ１は第１のカウント段ｚ１のクロ
ック出力端子にＴＡ接続されている．第２のカウント段
Ｚ２に対する第１の制御クロックは第１のカウント段Ｚ
１から導出可能であり、また参照符号ＴＭ２を付されて
いる．第１および第２のカウント段Ｚ１、Ｚ２の第２の
入力端子Ｅ２には第２の制御クロシクＴＳが同期して与
えられ得る．この第２の制御クロフクＴＳはいわゆるス
レイブクロックである．カウント段Ｚ１およびＺ２の各
々のなかに、第１のトランジスタＴｌの負荷バスと第１
のインバータｌ１と第２のトランジスタＴ２の負荷バス
と第２のインバータｌ２と第３のインバータｌ３とから
成る１つのリング回路が設けられている．第１のトラン
ジスタＴＩの制御端子は第１の入力端子Ｅ１と、また第
２の入力端子Ｅ２は第２のトランジスタＴ２の制御端子
と接続されている．第１の出力端子ＡＩは第２のインバ
ータＩ２の出力端と、第２の出力端子Ａ２は第３のイン
バータ！３の出力端と接続されている．さらに第１の入
力端子Ｅ１とクロック出力端子ＴＡとの間に第３のトラ
ンジスタＴ３の負荷バスが接続されている．この実施例
ではカウント段Ｚ１およびＺ２の第３のトランジスタＴ
３の制御端子は当該カウント段Ｚ１、Ｚ２の第２のイン
バータ！２の出力端と接続されている。それによって同
期カウンタは順方向カウンタとして動作する． それに対して第３のトランジスタＴ３の制御端子がそれ
に付属の第３のインバータＩ３の出力端に接続されると
、同期カウンタは逆方向力ウンタとして動作する． 従来公知の一期カウンタにくらべて、インバータ１１１
２およびＩ３がそれぞれ２つのトランジスタから形成さ
れているならば、１つのカウント段に対して全体で９個
のトランジスタで十分である．集積された回路装置とし
て同期カウンタを構成することは特に適している．第１
図による同期カウンタの回路装置はたとえばｎチャネル
ーテクノロジーでＭＯＳトランジスタにより実現されて
いてよい． 第１図に示されている同期カウンタの作用の仕方を第２
図のパルスダイアグラムにより説明する．第２図中に参
照符号ＴＳを付されているのは、第１および第２のカウ
ント段Ｚｌ，２２の入力端子Ｅ２に与えるべき第２の制
御クロツクである．第１のカウント段Ｚｌの第１の入力
端子Ｅｌには、その下に示されている第１の制でｎクロ
ツクＴＭＩが与えられる．第１の制御クロツクＴＭＩは
制御クロフクＴＳと重なってはならない．すなわち第１
の制御クロックＴＭＩは、第２の制御クロツクＴＳが低
レベルに位置するときにのみ正であってよい．カウント
過程は第１の制御クロツクＴＭＩおよび第２の制御クロ
ックＴＳの正の信号を交互に与えることにより特徴付け
られている．第１の制御クロックＴＭＩは先ず第１のカ
ウント段Ｚ１に到達し、第１のカウント段Ｚｌは第２の
制御クロックＴＳの各全周期の後に跳躍する．第２のカ
ウント段Ｚ２は第１のカウント段ｚ１を介して第１の入
力端子Ｅ１に第１の制御クロックＴＭ２を受ける．第２
のカウント段Ｚ２に対する第１の制御クロックＴＭ２は
常に、第１のカウント段Ｚ１のなかの第３のトランジス
タＴ３の制御端子が高レベルに位置するときにのみ現れ
る．それにより第２のカウント段Ｚ２のなかで第１のカ
ウント段Ｚ１にくらべて１つの別の周波数分割が生ずる
．第２のカウント段Ｚ２の第１の出力端子Ａ１から取り
出され得る出力信号Ｑ２が同じく第２図中に示されてい
る．第２のカウント段ｚ２のクロック出力端子ＴＡから
は、必要な場合には後段に接続される第３のカウント段
に対する第１のクロック信号ＴＭ３が取り出され得る． 第３図には、第２図で説明したものと類似しているが、
追加的にセット可能性およびカウント周波数の上昇のた
めの１つの別のトランジスタを有する１つの同期カウン
タの回路装置が示されている．第２図で既に説明した参
照符号が同一の部分に対して引き続き使用される． 個々のカウント段ＺＬ　Ｚ２をセットし得るように、す
なわちＯまたは１を出力信号Ｑ１またはＱ２にカウント
過程の開始時に対応付けるために、各カウント段Ｚ１、
ｚ２は、負荷バスで第１のインバータＩ１および第１の
トランジスタＴ１の接続点と、データ信号Ｄ１またはＤ
２が与えられ得る第３の入力端子Ｅ３との間に接続され
ている第４のトランジスタＴ４を有する。この第４のト
ランジスタＴ４はその制御端子に与えられ得るセット信
号Ｓに従って制御可能である． 同期カウンタのクロック周波数の上昇のために各カウン
ト段Ｚ１、Ｚ２は、制御端子で第２の入力端子Ｅ２と接
続されており、また負荷バスで第１の入力端子Ｅ１と基
準電位との間に接続されている第５のトランジスタＴ５
を有する．第４図には、本発明によるセット可能な８ビ
ット同期カウンタの１つの実施例が示されている．既に
説明した参照符号が同一の部分に対して引き続き使用さ
れる．図面を見易くするため、第８のカウント段Ｚ８の
みが詳細に示されている。カウント段ｚ１ないしＺ７は
同様に構成されている．カウント段ＺｌないしＺ８の各
ｈはそれらの第３の入力端子巳３を介して１つのデータ
信号ＤＩないしＤ８によりセット可能である．さらに、
この実施例は、負荷バスでたとえば第１のカウント段Ｚ
１の第１の入力端子Ｅ１と第６のカウント段Ｚ６の第１
の入力端子Ｅ１との間に接続されているたとえばＭＯＳ
トランジスタの形態のスイッチング装置ＳＥを有する．
このスイッチング装置ＳＥは先行のカウント段Ｚｌない
しＺ５の出力信号に関係して制御可能である。

詳細には、そのために、スイッチング装１ｆＳＥを形成
するＭＯＳ｝ランジスタの制御端子はノアゲー｝ＣＩの
出力端と接続されており、その入力端はカウント段Ｚ１
ないしＺ５の第２の出力端子Ａ２と接続されている．こ
の出力端子Ａ２に低レベルが与えられていると、すなわ
ちカウント段Ｚ１ないしＺ５の第１の出力端子Ａｌに論
理Ｈレベルが生ずると、スイッチング装置ＳＥを形成す
るＭｏＳトランジスタは導通状態に切換られ、またそれ
によって第１のカウント段２１の第１の入力端子Ｅ１に
生ずる第１の制御クロックＴＭＩが第６のカウント段Ｚ
６の第１の入力端子Ｅ１にも与えられる．それによって
同期カウンタは高いクロック周波数で動作し得る．なぜ
ならば、カウント段Ｚ１ないしｚ８の直列に接続されて
いる第３のトランジスタＴ３の連鎖が断たれているから
である．従って、カウント段ＺｌないしＺ５の第１の出
力端子Ａ１における出力信号Ｑ１ないしＱ５が高レベル
に位置するならば、第５のガウント段Ｚ５と第６のカウ
ント段Ｚ６との間で１つの桁上げ−繰り越しが行われる
．ノアゲートＧ１は並列に接続されているＭＯＳトラン
ジスタＭ１ないしＭ５により形成され、それらのソース
端子は基準電位に接続されており、またそれらのドレイ
ン端子はスイッチング装置ＳＨの制御端子と、第２の端
子で１つの電圧源Ｕ．と接続されている１つの抵抗Ｒと
の間に接続されている．これらのＭＯＳトランジスタＭ
１ないしＭ５の制御端子はそれぞれカウント段Ｚ１ない
しＺ５の出力端子Ａ２と接続されている． 第４図に示す本発明による８ビット同期カウンタの回路
装置は下記のように機能する．同期カウンタは並列に、
第３の入力端子Ｅ３に生ずるデータ信号ＤｉないしＤ８
を介して、カウント段ＺｌないしＺ８の第４の入力端子
已４へのセット信号Ｓおよび第２の入力端子Ｅ２への第
２の制御クロックＴＳを同時に又は順次与えることによ
りロード可能である．その際に第１の制御クロックＴＭ
１は低レベルにとどまらなければならない．冒頭に述べ
たように、第１の制御クロックＴＭＩは、セット信号Ｓ
と重なってはならないのと同様に、第２の制御クロック
ＴＳと重なってはならない．カウント過程は第１のカウ
ント段への第１の制御クロックＴＭＩと第２の制御クロ
ック丁゛Ｓとを交互に与えることにより行われる．第１
の制御クロックＴＭＩは先ず第１のカウント段Ｚ１に到
達し、第１のカウント段Ｚ１は各１゛ＭＩ　−　Ｔｓ＋
＋ａｔＵＩの後に跳躍する．カウント段Ｚ２は第１の制
御クロックＴＭ２を常に、第１のカウント段Ｚ１のなか
の第３のトランジスタＴ３の制御端子が高レベルに位置
するときにのみ受ける．それにより第２のカウント段Ｚ
２のなかで第１のカウント段Ｚ１にくらべて１つの周波
敗分割が生ずる． 第１の入力端子Ｅｌに与えられている第２のカウント段
ｚ２に対する制御クロックは参照符号ＴＭ２を付されて
いる．第３のカウント段Ｚ３の第１の入力端子Ｅ１には
、第１のカウント段Ｚ１および第２のカウント段Ｚ２の
なかの第３のトランジスタＴ３のスイッチング状態に関
係している第１の制御クロシクＴＭ３が与えられている
．それによって、第１のカウント段Ｚ１の第１の入力端
子Ｅ１に与えられている第１の制御クロックＴＭ１は、
第１のカウント段Ｚ１および第２のカウント段Ｚ２のな
かの第３のトランジスタＴ３が導通状態に制御されてい
るときにのみ、第３のカウント段Ｚ３の第１の入力端子
Ｅｌに到達する．後続のカウント段でも相応のことが当
てはまる。それによって第３のカウント段Ｚ３の出力端
子Ａ１から、２進カウント列によればそうでなければな
らないように、第１のカウント段Ｚ１および第２のカウ
ント段Ｚ２の出力信号Ｑ１およびＱ２が高レベルに位置
するときにのみ切換わる１つの出力信号Ｑ３が取り出し
可能である． ここでなお指摘すべきこととして、カウント段Ｚ１ない
しＺ８のなかの第３のトランジスタＴ３を、それらのカ
ットオフ電圧がＯＶであるように選定することは有利で
ある．それによって、より高い値のカウント段の入力端
子Ｅ１に生ずる第１の制Ｊｎクロックがなお１つの良好
な高レベルを有することが達成される．同じ理由から、
スイッチング装置ＳＥを形成し得るＭＯＳ｝ランジスタ
はＯ■のカットオフ電圧を有するトランジスタであるべ
きであろう． 本発明による同期カウンタの回路装置はたとえばＭＯＳ
テクノロジーで１つの半導体基体上に集積され得る．

【図面の簡単な説明】

第１図は２つのカウント段を有する本発明による同期カ
ウンタの回路装置の１つの実施例の接続図、第２図は第
１図に属するパルスダイアダラム、第３図はカウント段
の追加的なセット可能性およびカウント周波数の上昇の
ための１つの別のトランジスタを有する第１図による本
発明による回路装置の１つの実施例の接続図、第４図は
８つのカウント段および桁上げ一繰り越し装置を有する
本発明による同期カウンタの１つの実施例の接続図であ
る． Ａ１・・・第１の出力端子 Ａ２・・・第２の出力端子 Ｅ１・・・第１の入力端子 Ｅ２・・・第２の入力端子 Ｅ３・・・第３の入力端子 Ｅ４・・・第４の入力端子 １１〜！３・・・インバータ ＴＡ・・・クロック出力端子 Ｔ１〜Ｔ５・・・トランジスタ ２１〜Ｚ８・・・カウント段

Claims (1)

1. 【特許請求の範囲】 １）直列に接続されているカウント段（Ｚ１、Ｚ２）を
   有し、カウント段がそれぞれ、カウント段の第１の制御
   クロック（ＴＭ１、ＴＭ２）に対する第１の入力端子（
   Ｅ１）と、カウント段（Ｚ１、Ｚ２）の１つの出力信号
   （Ｑ１）に対する少なくとも１つの第１の出力端子（Ａ
   １）と、第２の制御クロック（ＴＳ）に対する第２の入
   力端子（Ｅ２）と、直接に後続のカウント段（Ｚ２、Ｚ
   ３）の第１の入力端子（Ｅ１）が接続可能である１つの
   クロック出力端子（ＴＡ）とを有する同期カウンタの回
   路装置において、 第１のトランジスタ（Ｔ１）の負荷バスと第１のインバ
   ータ（Ｉ１）と第２のトランジスタ（Ｔ２）の負荷バス
   と第２のインバータ（Ｉ２）と第３のインバータ（Ｉ３
   ）とのリング回路を含んでおり、 第１の入力端子（Ｅ１）が第１のトランジスタ（Ｔ１）
   の制御端子と接続されており、第２の入力端子（Ｅ２）
   が第２のトランジスタ（Ｔ２）の制御端子と接続されて
   おり、負荷バスで第１の入力端子（Ｅ１）とクロック出
   力端子（ＴＡ）との間に接続されている第３のトランジ
   スタ（Ｔ３）を含んでおり、その制御端子が第２のイン
   バータ（Ｉ２）または第３のインバータ（Ｉ３）の出力
   端と接続されており、また 第１の出力端子（Ａ１）が第２のインバータ（Ｉ２）の
   １つの出力端と接続されていることを特徴とする同期カ
   ウンタの回路装置。 ２）第３のトランジスタ（Ｔ３）の制御端子が第２のイ
   ンバータ（Ｉ２）の出力端と接続されており、また同期
   カウンタがそれにより順方向カウンタとして作動可能で
   あることを特徴とする請求項１記載の回路装置。 ３）第３のトランジスタ（Ｔ３）の制御端子が第３のイ
   ンバータ（Ｉ３）の出力端と接続されており、また同期
   カウンタがそれにより逆方向カウンタとして作動可能で
   あることを特徴とする請求項１記載の回路装置。 ４）カウント段（Ｚ１、Ｚ２）が追加的に、負荷バスで
   第３の入力端子（Ｅ３）と第１のインバータ（Ｉ１）と
   第１のトランジスタ（Ｔ１）の接続点との間に接続され
   ており、制御端子で１つのセット信号（Ｓ）により制御
   され得る第４のトランジスタ（Ｔ４）を有することによ
   って同期カウンタがセット可能に構成されていることを
   特徴とする請求項１ないし３の１つに記載の回路装置。 ５）第５のトランジスタ（Ｔ５）が負荷バスで基準電位
   と第１の入力端子（Ｅ１）との間に接続されており、ま
   たその制御端子が第２の入力端子（Ｅ２）と接続されて
   いることを特徴とする請求項１ないし４の１つに記載の
   回路装置。 ６）すべてのより低い値のカウント段（Ｚ１ないしＺ５
   ）がそれらの出力端子（Ａ１）に１つの論理Ｈレベルを
   有するならば、１つのより高い値のカウント段（Ｚ６）
   の第１の入力端子（Ｅ１）がスイッチング装置（ＳＥ）
   を介して先行のカウント段（Ｚ１）の第１の入力端子（
   Ｅ１）と接続可能であることを特徴とする請求項１ない
   し５の１つに記載の回路装置。 ７）スイッチング装置（ＳＥ）が０Ｖのカットオフ電圧
   を有するトランジスタを有することを特徴とする請求項
   ６記載の回路装置。 ８）半導体基体上に集積されていることを特徴とする請
   求項１ないし７の１つに記載の回路装置。