JPH02294811A - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPH02294811A JPH02294811A JP1117090A JP11709089A JPH02294811A JP H02294811 A JPH02294811 A JP H02294811A JP 1117090 A JP1117090 A JP 1117090A JP 11709089 A JP11709089 A JP 11709089A JP H02294811 A JPH02294811 A JP H02294811A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- reset
- circuit
- output
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイコンに内蔵されるリセット回路に関する
ものである。
ものである。
第４図は従来のリセット回路のブロック図で、図ｆこお
いて、（５）はクロツク信号φを入力とし、この人カク
ロツクを１／４分周する分周回路、（６）は分周回路（
５）からの分局出力をクロック入力とし、クロツク入力
を１／５００ 分周する分周回路。（７）は分周回路
（６）からの出力をクロック入力とする８ビットタイマ
、（至）は外部からのリセット信号入力端子、（８）は
端子入力（ａ）を入力とし信号ｅを出力するインバータ
、（２）はセット信号またはリセット信号（６ｊをタイ
マ（７）のオーバーフロー信号（ｇ）とするシステムの
リセット用信号を出力するフリップフロップである。ま
た、信号ｅは分周回路（６）、タイマ（７）のリセット
人力Ｉこ接続されている。
いて、（５）はクロツク信号φを入力とし、この人カク
ロツクを１／４分周する分周回路、（６）は分周回路（
５）からの分局出力をクロック入力とし、クロツク入力
を１／５００ 分周する分周回路。（７）は分周回路
（６）からの出力をクロック入力とする８ビットタイマ
、（至）は外部からのリセット信号入力端子、（８）は
端子入力（ａ）を入力とし信号ｅを出力するインバータ
、（２）はセット信号またはリセット信号（６ｊをタイ
マ（７）のオーバーフロー信号（ｇ）とするシステムの
リセット用信号を出力するフリップフロップである。ま
た、信号ｅは分周回路（６）、タイマ（７）のリセット
人力Ｉこ接続されている。
次に動作について説明する。第３図はリセット解除のタ
イミング図である。まず、入力端子（ト）の入力レベル
が１Ｌ′レベルの時にはインバータ（８）Ｉこより信号
（ａ）は反転され、信号（８）は′″Ｈ′レベルとなる
。このため、フリップフロップ（２）はセットされＲＳ
Ｔ ４Ｎ 号は１Ｈ′レベノレとなり、システムにリセ
ットがかかる。また、この時、信号（ＯＮこより分周回
路（６）、タイマ（７）はリセット状態で停止している
。
イミング図である。まず、入力端子（ト）の入力レベル
が１Ｌ′レベルの時にはインバータ（８）Ｉこより信号
（ａ）は反転され、信号（８）は′″Ｈ′レベルとなる
。このため、フリップフロップ（２）はセットされＲＳ
Ｔ ４Ｎ 号は１Ｈ′レベノレとなり、システムにリセ
ットがかかる。また、この時、信号（ＯＮこより分周回
路（６）、タイマ（７）はリセット状態で停止している
。
次に、入力端子（至）の入力信号（ａ）が％Ｈ＃レベル
になると、分局回路（６）、タイマ（７）はリセット状
態から開放され動作を始める。クロツクφは分局回路（
５）、分周回路（６）、タイマ（７）により分局さね、
タイマ（７）の分局比が１ ／ ２５７であるとすると
信号（ａｌが″″Ｈ′レベルになってからクロツクφを
４９２０００カウントした後に信号（ｇｌが１Ｈ′レベ
ルとなる（第３図ではＴ２で示す）。そして、信号（ｇ
）が１Ｈ′レベルになった時、フリップフロップ（２）
はリセットされＲＳＴは゛Ｌ′レベルとなり、システム
はリセット解除される。
になると、分局回路（６）、タイマ（７）はリセット状
態から開放され動作を始める。クロツクφは分局回路（
５）、分周回路（６）、タイマ（７）により分局さね、
タイマ（７）の分局比が１ ／ ２５７であるとすると
信号（ａｌが″″Ｈ′レベルになってからクロツクφを
４９２０００カウントした後に信号（ｇｌが１Ｈ′レベ
ルとなる（第３図ではＴ２で示す）。そして、信号（ｇ
）が１Ｈ′レベルになった時、フリップフロップ（２）
はリセットされＲＳＴは゛Ｌ′レベルとなり、システム
はリセット解除される。
ここで、信号（ａ）を％Ｈ′レベルにしてからＲＳＴが
１Ｌ′レベルになるまでＴ２の待ち時間を取るのは、マ
イコンへの電源投入時に発振波形（φ）が安定するまで
の時間を取るためである。
１Ｌ′レベルになるまでＴ２の待ち時間を取るのは、マ
イコンへの電源投入時に発振波形（φ）が安定するまで
の時間を取るためである。
従来のリセット回路は以上のように構成されていたので
、実使用の時だけでなく、出荷時のテストにおいても同
じリセット解除の待ち時間が取られてしまい、テスト時
には不用な待ち時間にょりテスト時間が長くなるという
問題点があった。
、実使用の時だけでなく、出荷時のテストにおいても同
じリセット解除の待ち時間が取られてしまい、テスト時
には不用な待ち時間にょりテスト時間が長くなるという
問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、外部からの入力でテスト時にはリセット解除
の待ち時間を小さくできるリセット回路を得ることを目
的とする。
たもので、外部からの入力でテスト時にはリセット解除
の待ち時間を小さくできるリセット回路を得ることを目
的とする。
この発明に係るリセット回路は動作モード切り換えを行
なう動作モード切換回路の出力信号で、複数あるリセッ
ト解除タイミング信号が入力されている進択回路を制御
するようｌこし、この選択回路出力をリセット信号出力
回路のフリップフロツプのリセット信号としたものであ
る。
なう動作モード切換回路の出力信号で、複数あるリセッ
ト解除タイミング信号が入力されている進択回路を制御
するようｌこし、この選択回路出力をリセット信号出力
回路のフリップフロツプのリセット信号としたものであ
る。
この発明におけるリセット回路は動作モード切換回路か
らの出力信号により、複数のリセット解除タイミング信
号から１つを選択し、この選択さｔ１た信号でリセット
出力用のフリップフロップをリセットする。
らの出力信号により、複数のリセット解除タイミング信
号から１つを選択し、この選択さｔ１た信号でリセット
出力用のフリップフロップをリセットする。
以下、この発明の一実施例を図について説明する。第１
図において、（１）はモード切換回路で、外部端子α９
からの入力信号（ｂ）を入力とするインパータ（９）、
このインバータ（９）からの出力を入力とするトランス
ミッションゲートＱＯ．Ｑｊ），このトランスミッショ
ンゲート顛からの出力を入力とするインバータυ、トラ
ンスミッションゲート０からの出力及びインバータ（自
）の出力を入力とするＮＯＲゲート＠、インバータ＠か
らの出力を入力としクロックをφ１とするクロックドイ
ンパータα４、ＮＯＲゲート（至）からの出力を入力と
しクロックをφ１とするクロツクドインパータα４から
の出力を入力とするインバータＱｌｌ９、インバータ（
至）からの出力を入力とするインバータαηにより構成
されている。さらに、外部端子（至）からの入力信号を
入力とするインバータ（８）、クロック信号φを】／４
分周する分周回路（５）、この分周回路（５）の出力を
クロック入力とする１／５００分周の分周回路（６）、
この分周回路（６）の出力をクロツク入力とする８ビッ
トタイマ（７）、このタイマ（７）のオーバーフロー信
号ｇ及びタイマ（７）のビットｌの信号（ｆ）、モード
切換回路（１）の出力ＴＥ２ ）−インバータ（４）よ
り得らねる出力ＴＥ２の反転信号を入力とするマルチブ
レクサ（３）、このマルチプレクサ（３）からの出力ｈ
をリセット信号とし信号ｅをセット信号とし、システム
リセット用信号ＲＳＴを出力するフリツプフロツプ（２
）により構成されている。
図において、（１）はモード切換回路で、外部端子α９
からの入力信号（ｂ）を入力とするインパータ（９）、
このインバータ（９）からの出力を入力とするトランス
ミッションゲートＱＯ．Ｑｊ），このトランスミッショ
ンゲート顛からの出力を入力とするインバータυ、トラ
ンスミッションゲート０からの出力及びインバータ（自
）の出力を入力とするＮＯＲゲート＠、インバータ＠か
らの出力を入力としクロックをφ１とするクロックドイ
ンパータα４、ＮＯＲゲート（至）からの出力を入力と
しクロックをφ１とするクロツクドインパータα４から
の出力を入力とするインバータＱｌｌ９、インバータ（
至）からの出力を入力とするインバータαηにより構成
されている。さらに、外部端子（至）からの入力信号を
入力とするインバータ（８）、クロック信号φを】／４
分周する分周回路（５）、この分周回路（５）の出力を
クロック入力とする１／５００分周の分周回路（６）、
この分周回路（６）の出力をクロツク入力とする８ビッ
トタイマ（７）、このタイマ（７）のオーバーフロー信
号ｇ及びタイマ（７）のビットｌの信号（ｆ）、モード
切換回路（１）の出力ＴＥ２ ）−インバータ（４）よ
り得らねる出力ＴＥ２の反転信号を入力とするマルチブ
レクサ（３）、このマルチプレクサ（３）からの出力ｈ
をリセット信号とし信号ｅをセット信号とし、システム
リセット用信号ＲＳＴを出力するフリツプフロツプ（２
）により構成されている。
次にＥｔｉｌ作について説明する。
まず、このリ士ット回路を有するマイコンの動作モード
としては、通常使用のマイコン内蔵ＲＯＭで動作するモ
ード（通常モード）、外部から命令コードを入力し、テ
ストを行なうモードＣテスト２モード）、内部ＲＯＭを
外部に出力させるモード（テスト１モード）の３つを持
っているものとする。ここで動作モード出力回路の出力
のＴＥ１， ＴＥ２と動作モードとの関係は、通常モー
ド時にＴＥ１−ｏＴＥ２−０テスト１モードの時ニＴＥ
１ｇ− １、ＴＥ２ − ０ ，テスト２モードの時は
ＴＥＩ−ｏ、ＴＥ２ ＝ １ となるものとする。
としては、通常使用のマイコン内蔵ＲＯＭで動作するモ
ード（通常モード）、外部から命令コードを入力し、テ
ストを行なうモードＣテスト２モード）、内部ＲＯＭを
外部に出力させるモード（テスト１モード）の３つを持
っているものとする。ここで動作モード出力回路の出力
のＴＥ１， ＴＥ２と動作モードとの関係は、通常モー
ド時にＴＥ１−ｏＴＥ２−０テスト１モードの時ニＴＥ
１ｇ− １、ＴＥ２ − ０ ，テスト２モードの時は
ＴＥＩ−ｏ、ＴＥ２ ＝ １ となるものとする。
まず、信号ｂと出力ＴＥＩ ， ＴＥ２の関係を説明す
る。
る。
信号（ｂｌがローレベル入力の場合、（ｂ）を入力とす
るインパータ”（９）の出力はハイレペルとなる。この
ハィレベノレイ言号はトランスミッションＱＯ ．（ロ
）をそれぞれφ２．φ．のタイミングで通過し、インバ
ータ（自）の出力はローレベル、ＮＯＲゲート（自）の
出力はローレベルとなる。次にφ１のタイミングでイン
バータαを．（至）からの出力はハイレベルとなり、イ
ンバータαＱ，σ力の出力ＴＥ２ ， ＴＥ１はローレ
ベルとなる。
るインパータ”（９）の出力はハイレペルとなる。この
ハィレベノレイ言号はトランスミッションＱＯ ．（ロ
）をそれぞれφ２．φ．のタイミングで通過し、インバ
ータ（自）の出力はローレベル、ＮＯＲゲート（自）の
出力はローレベルとなる。次にφ１のタイミングでイン
バータαを．（至）からの出力はハイレベルとなり、イ
ンバータαＱ，σ力の出力ＴＥ２ ， ＴＥ１はローレ
ベルとなる。
次に信号ｂをφ２のタイミングでハイレベルにした場合
、インバータ（９）、トランスミッションゲートαＱを
通過してローレベルが＠に入力される。このためインバ
ータ＠の出力はハイレベルとなり、ＮＯＲゲートυの出
力はローレベルとなる。次にφ，のタイミングでインバ
ータ（イ）のハイレペル出力がインバータα４．αＱを
通過しハイレベル信号がＴＥ２として出力される。また
、ＮＯＲゲート（自）のローレベル出力がクロツクφ１
がハイレベルになるタイミングでインバータα９．α力
を通過してローレベル信号がＴＥＩとして出力される（
テスト２モードに設定）。
、インバータ（９）、トランスミッションゲートαＱを
通過してローレベルが＠に入力される。このためインバ
ータ＠の出力はハイレベルとなり、ＮＯＲゲートυの出
力はローレベルとなる。次にφ，のタイミングでインバ
ータ（イ）のハイレペル出力がインバータα４．αＱを
通過しハイレベル信号がＴＥ２として出力される。また
、ＮＯＲゲート（自）のローレベル出力がクロツクφ１
がハイレベルになるタイミングでインバータα９．α力
を通過してローレベル信号がＴＥＩとして出力される（
テスト２モードに設定）。
まず、信号（ｂ）がローレベルの時のリセット解除につ
いて説明する。信号（ｂ）がローレベルの時には前述の
とおり出力ＴＥ２はローレベルとなる。このためマルチ
プレクサ（３）では信号（ｇ）が選択され、ｇ＝ｈとな
る。この時に従来の第３図のように信号ａがａ−レベル
からハイレベルｌこ立上がると分局回路（６）、タイマ
（７）はリセット状態から開放され、前記従来のもので
説明したようＣこ、φを４ ９．２ ０ ０カウントし
た後ｇはハイレベルになる（第３図ではＴ２の時間で示
す）。この時、信号ａがローレベルの時にインバータ（
８）Ｉこより（６）がハイレベルとなることでセットさ
れ、ＲＳＴ−ハイレベルを出力していたフリップフａツ
プ（２）はｈ−ハイレベルとなったタイミングで、リセ
ットされＲＳＴ−ローレベルとなる。ＲＳＴがローレベ
ルとなることによりシステムは動作を開始する。
いて説明する。信号（ｂ）がローレベルの時には前述の
とおり出力ＴＥ２はローレベルとなる。このためマルチ
プレクサ（３）では信号（ｇ）が選択され、ｇ＝ｈとな
る。この時に従来の第３図のように信号ａがａ−レベル
からハイレベルｌこ立上がると分局回路（６）、タイマ
（７）はリセット状態から開放され、前記従来のもので
説明したようＣこ、φを４ ９．２ ０ ０カウントし
た後ｇはハイレベルになる（第３図ではＴ２の時間で示
す）。この時、信号ａがローレベルの時にインバータ（
８）Ｉこより（６）がハイレベルとなることでセットさ
れ、ＲＳＴ−ハイレベルを出力していたフリップフａツ
プ（２）はｈ−ハイレベルとなったタイミングで、リセ
ットされＲＳＴ−ローレベルとなる。ＲＳＴがローレベ
ルとなることによりシステムは動作を開始する。
次に信号ｂがφ２のタイミングでハイレベルの場合、Ｔ
Ｅ２はハイレベルとなるため、マルチプレクサ（３）か
らは８ビットタイマ（７）の１ビット目の信号ｆが選択
され、ｒ＝ｈとなる。この時に信号（ａ）がローレベル
からハイレベルに立上ると、分周回路（６）、タイマ（
７）はリセット状態から開放され、信号（ｆｌはφを２
．０００回カウントした時点でハイレベルになる。（第
３図ではＴ１の時間で示す。）ｂ−口−レベルの場合と
同様に、信号ｈがハイレベルになった時、フリツブフロ
ツプ（２）はリセットさね、ＲＳＴはローレベルとなる
。
Ｅ２はハイレベルとなるため、マルチプレクサ（３）か
らは８ビットタイマ（７）の１ビット目の信号ｆが選択
され、ｒ＝ｈとなる。この時に信号（ａ）がローレベル
からハイレベルに立上ると、分周回路（６）、タイマ（
７）はリセット状態から開放され、信号（ｆｌはφを２
．０００回カウントした時点でハイレベルになる。（第
３図ではＴ１の時間で示す。）ｂ−口−レベルの場合と
同様に、信号ｈがハイレベルになった時、フリツブフロ
ツプ（２）はリセットさね、ＲＳＴはローレベルとなる
。
以上のように外部からの入力信号（ｂ）によりリセット
解除の待ち時間をＴ，あるいはＴ，で切り換えることが
できる。
解除の待ち時間をＴ，あるいはＴ，で切り換えることが
できる。
以土のようにこの発明によれば、外部入力信号によりリ
セット解除の待ち時間を自由に切り換えることができる
ので、出荷テスト時にリセット解除の待ち時間を短かく
することができ、テスト時間の短縮を図ることができる
。
セット解除の待ち時間を自由に切り換えることができる
ので、出荷テスト時にリセット解除の待ち時間を短かく
することができ、テスト時間の短縮を図ることができる
。
第１図はこの発明の一実施例によるリセット回路の回路
図、第２図は第１図の動作モード切換回路の動作波形図
、第３図は第４図のリセット回路のリセット解除タイミ
ング図、第４図は従来のリセット回路のブロック図であ
る。 図ｌこおいて、（１）は動作モード切換回路、（２）は
フリツプフロツプ、（３）はマルチブレクサ、（５）は
】／４分周回路、（６）は１／５００分周回路、（７）
は８ビットタイマー、（８）はインバータ、（ト），
０１は入力端子を示才。 なお、図中、同一符号は同一、又は相当部分を示す。
図、第２図は第１図の動作モード切換回路の動作波形図
、第３図は第４図のリセット回路のリセット解除タイミ
ング図、第４図は従来のリセット回路のブロック図であ
る。 図ｌこおいて、（１）は動作モード切換回路、（２）は
フリツプフロツプ、（３）はマルチブレクサ、（５）は
】／４分周回路、（６）は１／５００分周回路、（７）
は８ビットタイマー、（８）はインバータ、（ト），
０１は入力端子を示才。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 通常に動作する第１の動作モードとテストなどのために
使用される第２の動作モードを持つたマイコンのリセッ
ト回路において、外部入力信号に応じ前述の動作モード
切り換えを行なう信号を出力するモード切換回路と、こ
のモード切換回路の出力信号により複数あるリセット解
除タイミング信号の中から１つを選択する選択回路と、
この選択回路からの出力信号をクリア信号とするマイコ
ンのリセット信号出力用のフリップフロップ回路を備え
たことを特徴とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117090A JPH02294811A (ja) | 1989-05-10 | 1989-05-10 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1117090A JPH02294811A (ja) | 1989-05-10 | 1989-05-10 | リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294811A true JPH02294811A (ja) | 1990-12-05 |
Family
ID=14703148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117090A Pending JPH02294811A (ja) | 1989-05-10 | 1989-05-10 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294811A (ja) |
-
1989
- 1989-05-10 JP JP1117090A patent/JPH02294811A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6496050B2 (en) | Selective modification of clock pulses | |
| JP3220029B2 (ja) | 入力信号読み取り回路 | |
| US5018168A (en) | Clock signal conversion circuit | |
| KR950012058B1 (ko) | 레지스터 제어 회로 | |
| US4331926A (en) | Programmable frequency divider | |
| JP2619448B2 (ja) | ディジタル式位相比較回路 | |
| JPS60142282A (ja) | 半導体集積回路 | |
| US4801875A (en) | Integrated circuit with frequency dividing test function | |
| JPH11316694A (ja) | テストモード設定回路 | |
| JPH0332115Y2 (ja) | ||
| SU1624532A1 (ru) | Д-триггер | |
| JP3045002B2 (ja) | 集積回路のモード設定回路 | |
| SU1075393A1 (ru) | Преобразователь серий импульсов в пр моугольные импульсы | |
| JPS628822B2 (ja) | ||
| JP3704718B2 (ja) | ダウンカウンタを用いたタイマ回路 | |
| JPS63287109A (ja) | タイミング発生回路 | |
| JPS6160456B2 (ja) | ||
| JPH0341812A (ja) | デューテイ比可変パルス発生回路 | |
| JPH05343530A (ja) | 半導体集積回路 | |
| JPS6010355A (ja) | 中央処理装置の使用率測定方式 | |
| JPS61212112A (ja) | タイミング発生回路 | |
| JPS5562373A (en) | Logic circuit test unit | |
| JPH052890A (ja) | 半導体メモリ装置 | |
| JPH04344711A (ja) | 分周器 | |
| JPH01248216A (ja) | マイクロコンピュータ |