JPH02296353A - 高周波パッケージ - Google Patents

高周波パッケージ

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JPH02296353A
JPH02296353A JP1116120A JP11612089A JPH02296353A JP H02296353 A JPH02296353 A JP H02296353A JP 1116120 A JP1116120 A JP 1116120A JP 11612089 A JP11612089 A JP 11612089A JP H02296353 A JPH02296353 A JP H02296353A
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JP
Japan
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ceramic frame
side wall
package
source
side walls
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JP1116120A
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English (en)
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Akira Saito
昭 斉藤
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NEC Corp
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NEC Corp
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  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はl0GH2以」二の高周波帯で使用されるトラ
ンジスタ等のパッケージに関し、特に入出力のアイソレ
ーションを改善した高周波パッケージに関する。
〔従来の技術〕
従来、この種の高周波パッケージは、入出力のアイソレ
ーションを良くするために、ソース側壁を金属壁にして
アースに落とし、入出力間の容量を誘電対で構成したも
のより低減することで入出力のアイソレーションを良く
していた。
即ち、第2図は従来のパッケージの一例を示す断面図で
あり、パッケージ基台11の左右両側に金属製のソース
側壁12を立設し、これをソース端子13に接続する。
また、ソース側壁12に挟まれた側壁は、それぞれゲー
ト側壁14.ドレイン側壁(図示せず)として絶縁材で
構成され、それぞれにはゲート端子16.ドレイン端子
(図示せず)を配設している。
このパッケージでは、パッケージ基台11上にトランジ
スタ等の素子を搭載した後に側壁上に封止キャップを載
せ、かつAuSn等のる一材を用いて封止キャップを側
壁に溶着して封止を行っている。
〔発明が解決しようとする課題〕
上述した従来のパッケージは、金属からなるソース側壁
12の上にAuSn等の封止る一材を用いて封止キャッ
プを溶着しているので、封止ろ−材がソース側壁に対し
て温性が良く、封止ろ一材がソース側壁を伝わってパッ
ケージ内に流れ込むことがある。このため、この流れ込
んだ封止ろ−材が内装したトランジスタのボンディング
線を溶融させたり、他端子との短絡を生じさせる原因と
なる等の問題を有していた。
本発明は封止ろ一材のパッケージ内への流れ込みを防止
した高周波パッケージを提供することを目的とする。
〔課題を解決するための手段〕
本発明の高周波パッケージは、パッケージ基台の周辺に
形成した金属製のソース壁及び絶縁性のデー1〜側壁、
ドレイン側壁の」−縁にわたってセラミック枠を一体に
設け、このセラミック枠上に封止キャップをろ一材で接
着する構成としている。
〔作用〕
この構成では、ろ−材はセラミック枠により流れが阻止
され、ろ−材が金属製のソース側壁を伝わってパッケー
ジ内に流れ込むことが防止される。
〔実施例〕
次に、本発明を図面を参照して説明する。
第1図は本発明の一実施例を示し、同図(a)は上面図
、同図(b)はそのA−A線断面図を示している。
図において、高周波パッケージはAI!、□03からな
る略正方形をした板状のパッケージ基台1を有し、この
周囲に側壁を一体的に立設して、パッケージケースを構
成している。そして、パッケージ基台1の左右の対向辺
にそれぞれ形成した側壁はソース側壁2として金属で構
成し、外側に突出されたソース端子3を一体的に形成し
ている。また、これらソース側壁2で挟まれる辺には、
それぞれAI!、203でゲート側壁4.ドレイン側壁
5を形成し、これらの側壁にゲート端子6.ドレイン端
子7を突出状態に形成している。
また、前記パッケージ基台1の表面には中央左右方向に
ソースメタライズ8Sを形成して前記ソース側壁2に接
続し、かつソースメタライズ8Sを挟んだ両側にそれぞ
れゲートメタライズ8Gドレインメタライズ8Dを形成
して前記ゲート端子6.ドレイン端子7に接続している
。
更に、前記側壁2,4.5上には、導電性のセラミック
を正方形の枠状に形成したセラミック枠9を一体に形成
している。このセラミック枠9ば、比抵抗10−”Ωc
m以下の超伝導セラミックで構成される。
そして、パッケージ基台1の上面にトランジスタ等の半
導体素子を搭載し、所定の電気接続を行った上で、セラ
ミック枠9の上に略正方形をした板状の封止キャップ(
図示せず)を載せ、AuSn等の封止る一材を用いて封
止キャップをセラミック枠9に融着している。
この構成によれば、ソース側壁2の上にはセラミック枠
9が存在しており、このセラミンク枠9はAuSn等の
封止ろ一材とはなじまないので、ろ−材が下に流れるこ
とはな(、したがってソース側壁2を伝わってパッケー
ジケース内に流れ込むことはない。また、ソース側壁2
は接地することでゲート、ドレインの各端子6,7間の
アイソレーションを改善する。このとき、セラミック枠
9は前記したように10″2ΩcIll以下の導電性で
あるので、この部分の抵抗は70m1lパツケージでも
0.1Ω程度であり、ケース内中空部の容量を除いて入
出力間の容量は除去される。
〔発明の効果〕
以上説明したように本発明は、金属製のソース壁及び絶
縁性のゲート側壁、ドレイン側壁の上縁にわたってセラ
ミック枠を一体に設けているので、このセラミック枠上
に封止キャップを接着する際に用いるろ一材はセラミッ
ク枠により流れが阻止され、ろ−材が金属製のソース側
壁を伝わってパッケージのケース内に流れ込むことが防
止できる。
したがって、ソース側壁及び金属製封止キャップでパッ
ケージ全体をアース電位に接地して入出力のアイソレー
ションを改善したまま、封止ろ一材の流れを防止できる
効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示しており、同図(a)は
上面図、同図(b)はそのA−A線に沿う断面図、第2
図は従来のパッケージの断面図である。 1・・・パッケージ基台、2・・・ソース側壁、3・・
・ソース端子、4・・・ゲート側壁、5・・・ドレイン
側壁、6・・・ゲート端子、7・・・トレイン端子、B
S、8G、8D・・・メタライズ、9・・・セラミック
枠、11・・・パッケージ基台、12・・・ソース側壁
、13・・・ソース端子、14・・・ゲーi〜側壁、1
6・・・ゲート端子。 く−ニ

Claims (1)

    【特許請求の範囲】
  1. 1、パッケージ基台の対向辺にそれぞれ金属製のソース
    壁を形成し、かつこれらソース側壁に挟まれる辺にそれ
    ぞれ絶縁性のゲート側壁、ドレイン側壁を形成し、これ
    らの側壁上に封止キャップをろー材で接着した高周波パ
    ッケージにおいて、前記各側壁の上縁にわたってセラミ
    ック枠を一体に設け、このセラミック枠上に封止キャッ
    プをろー材で接着したことを特徴とする高周波パッケー
    ジ。
JP1116120A 1989-05-11 1989-05-11 高周波パッケージ Expired - Lifetime JP2734085B2 (ja)

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JP1116120A JP2734085B2 (ja) 1989-05-11 1989-05-11 高周波パッケージ

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JP1116120A JP2734085B2 (ja) 1989-05-11 1989-05-11 高周波パッケージ

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Publication Number Publication Date
JPH02296353A true JPH02296353A (ja) 1990-12-06
JP2734085B2 JP2734085B2 (ja) 1998-03-30

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ID=14679192

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JP1116120A Expired - Lifetime JP2734085B2 (ja) 1989-05-11 1989-05-11 高周波パッケージ

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5640263A (en) * 1979-09-11 1981-04-16 Nec Corp Package for semiconductor element
JPS6251748U (ja) * 1985-09-19 1987-03-31

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5640263A (en) * 1979-09-11 1981-04-16 Nec Corp Package for semiconductor element
JPS6251748U (ja) * 1985-09-19 1987-03-31

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