JPH022963A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH022963A JPH022963A JP63148759A JP14875988A JPH022963A JP H022963 A JPH022963 A JP H022963A JP 63148759 A JP63148759 A JP 63148759A JP 14875988 A JP14875988 A JP 14875988A JP H022963 A JPH022963 A JP H022963A
- Authority
- JP
- Japan
- Prior art keywords
- elements
- output
- outputs
- input
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特に基本論理素子（
ＯＲ素子、ＡＮＤ素子、インバータ素子）の特性を調べ
る回路を備えた半導体集積回路に関する。
ＯＲ素子、ＡＮＤ素子、インバータ素子）の特性を調べ
る回路を備えた半導体集積回路に関する。
従来、この種の半導体集積回路は第３図に示すようにイ
ンバータ素子の出力に負荷のインバータと次段のインバ
ータ素子の入力を接続した回路を１段として、４段接続
した回路で、パルスａが入力端子を介して初段のインバ
ータ素子から次のインバータ素子に供給され最終段のイ
ンバータ素子ｆ、からパルスｂとして送出されるように
構成されている。いま仮に１つのパルスａを入力端子に
供給すると、最終段の出力端子にパルスｂが伝達される
ことによりインバータ素子の特性を評価していた。
ンバータ素子の出力に負荷のインバータと次段のインバ
ータ素子の入力を接続した回路を１段として、４段接続
した回路で、パルスａが入力端子を介して初段のインバ
ータ素子から次のインバータ素子に供給され最終段のイ
ンバータ素子ｆ、からパルスｂとして送出されるように
構成されている。いま仮に１つのパルスａを入力端子に
供給すると、最終段の出力端子にパルスｂが伝達される
ことによりインバータ素子の特性を評価していた。
上述した従来の半導体集積回路は、基本論理素子の出力
に負荷ゲートと次段の基本論理素子の入力が接続した回
路を１段として多段に構成した回路であって、負荷ゲー
トの出力がオーブンとなっているので、負荷ゲートの出
力動作の確認ができず、また、負荷ゲートの入力がオー
プン状態になった場合、貫通電流が流れるが、貫通電流
が流れている箇所を判別するのが困難であるという欠点
がある。
に負荷ゲートと次段の基本論理素子の入力が接続した回
路を１段として多段に構成した回路であって、負荷ゲー
トの出力がオーブンとなっているので、負荷ゲートの出
力動作の確認ができず、また、負荷ゲートの入力がオー
プン状態になった場合、貫通電流が流れるが、貫通電流
が流れている箇所を判別するのが困難であるという欠点
がある。
上述した従来の半導体集積回路に対し、本発明は基本論
理素子の出力に接続される負荷ゲートの出力の動作を確
認するための回路を付けるという相違点を有する。
理素子の出力に接続される負荷ゲートの出力の動作を確
認するための回路を付けるという相違点を有する。
本発明の半導体集積回路は、基本論理素子の出力に負荷
ゲートを接続した回路と複数段の負荷ゲートの出力の動
作を確認する回路とを有している。
ゲートを接続した回路と複数段の負荷ゲートの出力の動
作を確認する回路とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
第１図において、本実施例は入力端子１、出力端子２，
３を有しており、入力端子１と２の間に特性評価用の基
本論理素子（インバータ素子）１１．２１，３１．４１
が設けられ、更に各段の基本論理素子に対する負荷のイ
ンバータ素子１２．２２，３２．４２が設けられている
。インバータ素子５１．５２は奇数段の負荷のインバー
タ素子の出力に接続されている。ＡＮＤ素子５３はイン
バータ素子５１．５２の出力と偶数段の負荷のインバー
タ素子２２．４２の出力とに接続された素子であり、Ｏ
Ｒ素子５４はインバータ素子５１．５２の出力と偶数段
の負荷のインバータ素子２２．４２の出力とを入力する
ＯＲ素子であり、更にＥＸ−ＯＲ素子５５はＡＮＤ素子
５３の出力とＯＲ素子５４の出力に接続するＥＸ−ＯＲ
素子である。
３を有しており、入力端子１と２の間に特性評価用の基
本論理素子（インバータ素子）１１．２１，３１．４１
が設けられ、更に各段の基本論理素子に対する負荷のイ
ンバータ素子１２．２２，３２．４２が設けられている
。インバータ素子５１．５２は奇数段の負荷のインバー
タ素子の出力に接続されている。ＡＮＤ素子５３はイン
バータ素子５１．５２の出力と偶数段の負荷のインバー
タ素子２２．４２の出力とに接続された素子であり、Ｏ
Ｒ素子５４はインバータ素子５１．５２の出力と偶数段
の負荷のインバータ素子２２．４２の出力とを入力する
ＯＲ素子であり、更にＥＸ−ＯＲ素子５５はＡＮＤ素子
５３の出力とＯＲ素子５４の出力に接続するＥＸ−ＯＲ
素子である。
次に、本実施例の動作について説明する。
今、入力端子ｌに１つのパルスを入力すると出力端子２
に１つのパルスが出力し、出力端子３は” Ｌ ”レベ
ルが出力される。次に、負荷ゲートの１つの入力がオー
ブンとなって、負荷ゲートの入力がフローティンダレベ
ルになると、負荷ゲートの出力が不安定となり、出力端
子３は、Ｈ”レベルを出力し負荷ゲートの出力動作をお
かしいことを検出することができる。
に１つのパルスが出力し、出力端子３は” Ｌ ”レベ
ルが出力される。次に、負荷ゲートの１つの入力がオー
ブンとなって、負荷ゲートの入力がフローティンダレベ
ルになると、負荷ゲートの出力が不安定となり、出力端
子３は、Ｈ”レベルを出力し負荷ゲートの出力動作をお
かしいことを検出することができる。
第２図は本発明の他の実施例を示す、第２図において、
この他の実施例は、第１図の基本論理素子を２人力ＮＯ
Ｒ素子や２人力ＮＡＮＤ素子に入れかえて、段数を合せ
て並列にならべた回路に奇数段の負荷ゲート（インバー
タ素子）の出力には各段ごとにＮＡＮＤ素子３０４，３
０６に接続し、偶数段の負荷ゲートの出力には各段ごと
にＯＲ素子３０５．３０７に接続し、ＮＡＮＤ素子３０
４．３０６．ＯＲ素子３０５，３０７に出力をそれぞれ
ＡＮＤ素子３０８とＯＲ素子３０９に接続し、ＡＮＤ素
子３０８とＯＲ素子３０９の出力をＥＸ−ＯＲ素子３１
０に接続し、ＯＲ素子１０５の出力端子につなぐ。入力
端子１０１はデータ入力で、出力端子１０３はＮＯＲ素
子の特性の波形の出力で、出力端子１０４はＮＡＮＤ素
子の特性の波形の゛出力である。コントロール信号１０
２のＨ”とＬ′″によって、ＮＯＲ素子とＮＡＮＤ素子
の特性の波形の出力を出力端子１０３と１０４に出力し
、出力端子１０５の出力が“Ｌ ”のときは、負荷ゲー
トの出力動作は正常で、“Ｈ”のときは負荷ゲートの出
力動作がおかしいことが検出できる。
この他の実施例は、第１図の基本論理素子を２人力ＮＯ
Ｒ素子や２人力ＮＡＮＤ素子に入れかえて、段数を合せ
て並列にならべた回路に奇数段の負荷ゲート（インバー
タ素子）の出力には各段ごとにＮＡＮＤ素子３０４，３
０６に接続し、偶数段の負荷ゲートの出力には各段ごと
にＯＲ素子３０５．３０７に接続し、ＮＡＮＤ素子３０
４．３０６．ＯＲ素子３０５，３０７に出力をそれぞれ
ＡＮＤ素子３０８とＯＲ素子３０９に接続し、ＡＮＤ素
子３０８とＯＲ素子３０９の出力をＥＸ−ＯＲ素子３１
０に接続し、ＯＲ素子１０５の出力端子につなぐ。入力
端子１０１はデータ入力で、出力端子１０３はＮＯＲ素
子の特性の波形の出力で、出力端子１０４はＮＡＮＤ素
子の特性の波形の゛出力である。コントロール信号１０
２のＨ”とＬ′″によって、ＮＯＲ素子とＮＡＮＤ素子
の特性の波形の出力を出力端子１０３と１０４に出力し
、出力端子１０５の出力が“Ｌ ”のときは、負荷ゲー
トの出力動作は正常で、“Ｈ”のときは負荷ゲートの出
力動作がおかしいことが検出できる。
以上説明したように本発明は、基本論理素子の出力に負
荷ゲートを接続した回路を１段として複数段つなげた回
路において、負荷ゲートの出力の動作を確認するための
回路を付けることにより、負荷ゲートの入力の１つがオ
ーブンであるなどの不良が論理チエツクのみで判別する
ことができる効果がある。
荷ゲートを接続した回路を１段として複数段つなげた回
路において、負荷ゲートの出力の動作を確認するための
回路を付けることにより、負荷ゲートの入力の１つがオ
ーブンであるなどの不良が論理チエツクのみで判別する
ことができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来の基本論理
素子の特性を調べる回路を示す図である。。 １．１０１．１０２・・・入力端子、２，１０３゜１０
４．１０５・・・出力端子、１１，２１，３１゜４１、
ｃｌ、ｄｉ、ｅｌ、ｆＬ−＝基本論理素子（インバータ
素子）、１１１，１２１．１３１１４１・・・基本論理
素子（ＮＯＲ素子）−２１１゜２２１．２３１，２４１
・・・基本論理素子（ＮＡＮＤＡＮＤ素子２，２２，３
２，４２，１１２．。 １２２、 １３２，１４２，２１２，２２２，２３２．
２４２．ｃ２．ｄ２．ｅ２．ｆ２−＝負荷ゲート（イン
バータ素子）、５１，５２，３０３・・・インバータ素
子、５３，３０８・・・ＡＮＤ素子、５４、３ｏ５．３
０７．３０９・・・ＯＲ素子、３０１．３０２，３０４
，３０６・・・ＮＡＮＤＡＮＤ素子、３１０・・・ＥＸ
−ＯＲ素子。
明の他の実施例を示す回路図、第３図は従来の基本論理
素子の特性を調べる回路を示す図である。。 １．１０１．１０２・・・入力端子、２，１０３゜１０
４．１０５・・・出力端子、１１，２１，３１゜４１、
ｃｌ、ｄｉ、ｅｌ、ｆＬ−＝基本論理素子（インバータ
素子）、１１１，１２１．１３１１４１・・・基本論理
素子（ＮＯＲ素子）−２１１゜２２１．２３１，２４１
・・・基本論理素子（ＮＡＮＤＡＮＤ素子２，２２，３
２，４２，１１２．。 １２２、 １３２，１４２，２１２，２２２，２３２．
２４２．ｃ２．ｄ２．ｅ２．ｆ２−＝負荷ゲート（イン
バータ素子）、５１，５２，３０３・・・インバータ素
子、５３，３０８・・・ＡＮＤ素子、５４、３ｏ５．３
０７．３０９・・・ＯＲ素子、３０１．３０２，３０４
，３０６・・・ＮＡＮＤＡＮＤ素子、３１０・・・ＥＸ
−ＯＲ素子。
Claims (1)
- インバータ素子、ＮＡＮＤ素子およびＮＯＲ素子等の基
本論理素子の特性を調べる回路を備えた半導体集積にお
いて、前記基本論理素子の各出力にインバータ素子、Ｎ
ＡＮＤ素子、ＮＯＲ素子等の負荷ゲートを接続した回路
と、複数段の負荷ゲートの出力の動作の確認する回路と
を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148759A JPH083515B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148759A JPH083515B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022963A true JPH022963A (ja) | 1990-01-08 |
| JPH083515B2 JPH083515B2 (ja) | 1996-01-17 |
Family
ID=15460005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148759A Expired - Fee Related JPH083515B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083515B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088476A (en) * | 1990-11-21 | 2000-07-11 | Canon Kabushiki Kaisha | Color image communication apparatus using undercolor removal processing |
-
1988
- 1988-06-15 JP JP63148759A patent/JPH083515B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088476A (en) * | 1990-11-21 | 2000-07-11 | Canon Kabushiki Kaisha | Color image communication apparatus using undercolor removal processing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH083515B2 (ja) | 1996-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1456675B1 (en) | Input buffer and method for voltage level detection | |
| US5105100A (en) | Easily and quickly testable master-slave flipflop circuit | |
| EP0584739A2 (en) | Semiconductor integrated circuit operative in different modes | |
| JPH083515B2 (ja) | 半導体集積回路 | |
| KR100640575B1 (ko) | 디지털 신호를 아날로그 신호로 변환시키는 변환기에서결함이 있는 스위치들을 검출하는 테스트시간을감소시키는 디코더 | |
| JP2641968B2 (ja) | 集積回路装置 | |
| JPH0714392U (ja) | 集積回路 | |
| JPH0644031B2 (ja) | テスト回路 | |
| JPS5821837A (ja) | 集積回路 | |
| JPH04204393A (ja) | 半導体集積回路のテストモード設定回路 | |
| JPH0251297B2 (ja) | ||
| JPH02118475A (ja) | 論理集積回路 | |
| JPS5816487B2 (ja) | コンピユ−タシステムにおける多重選択検出装置 | |
| JPH039428B2 (ja) | ||
| JPH0381328B2 (ja) | ||
| JPS63254821A (ja) | Ｃ−ｍｏｓ構造の論理回路 | |
| JPH0420881A (ja) | 半導体集積回路内のテストモード設定回路 | |
| JPH0192819A (ja) | 集積回路 | |
| JPH0362246A (ja) | 半導体集積回路 | |
| JPS636470A (ja) | 集積回路の出力端子試験回路 | |
| JPS6095370A (ja) | 集積回路装置 | |
| JPS62120546A (ja) | デコ−ダの試験装置 | |
| KR19980066148A (ko) | 메모리 테스트 회로 | |
| JPH02107045A (ja) | データのパリティ検査方式 | |
| JPH0682148B2 (ja) | テストパターン発生器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |