JPH0362246A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0362246A JPH0362246A JP1198215A JP19821589A JPH0362246A JP H0362246 A JPH0362246 A JP H0362246A JP 1198215 A JP1198215 A JP 1198215A JP 19821589 A JP19821589 A JP 19821589A JP H0362246 A JPH0362246 A JP H0362246A
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- JP
- Japan
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- ram
- output
- outputs
- semiconductor integrated
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000001514 detection method Methods 0.000 claims description 15
- 238000012360 testing method Methods 0.000 abstract description 7
- 238000012544 monitoring process Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000012856 packing Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に利用され、特に、ＲＡＭ （
ランダムアクセスメモリ〉ブロックと論理回路とを有す
る半導体集積回路に関する。
ランダムアクセスメモリ〉ブロックと論理回路とを有す
る半導体集積回路に関する。
本発明は、論理、回路部と、複数のＲＡＭブロックとを
含む半導体集積回路において、 少なくとも二つの前記ＲＡＭブロックの出力を入力し各
ＲＡＭブロックの出力が一致しているか否かを検出出力
する一致検出回路と、この一致検出回路の出力を外部に
取り出す端子とを設けることにより、 前記ＲＡＭブロックの試験専用ピン数を減少させたもの
である。
含む半導体集積回路において、 少なくとも二つの前記ＲＡＭブロックの出力を入力し各
ＲＡＭブロックの出力が一致しているか否かを検出出力
する一致検出回路と、この一致検出回路の出力を外部に
取り出す端子とを設けることにより、 前記ＲＡＭブロックの試験専用ピン数を減少させたもの
である。
従来、この種の半導体集積回路はＲＡＭブロック単体を
試験するため、前記ＲＡＭブロック自身に直接アクセス
できるように前記ＲＡＭブロックの入出力本数以上の試
験専用ピンを必要としていた。
試験するため、前記ＲＡＭブロック自身に直接アクセス
できるように前記ＲＡＭブロックの入出力本数以上の試
験専用ピンを必要としていた。
前述した従来の半導体集積回路は、ＲＡＭブロックの入
出力ピン数に応じて、多数の試験専用ピンを設定しなけ
ればならないので、搭載パフケージが多ピン化し、実装
面積が増大し、コストに多大なる影響を与える欠点があ
った。
出力ピン数に応じて、多数の試験専用ピンを設定しなけ
ればならないので、搭載パフケージが多ピン化し、実装
面積が増大し、コストに多大なる影響を与える欠点があ
った。
本発明の目的は、前記の欠点を除去することにより、試
験専用ピン数を減らし、実装面積の増大を抑えコストを
低減できる半導体集積回路を提供することにある。
験専用ピン数を減らし、実装面積の増大を抑えコストを
低減できる半導体集積回路を提供することにある。
本発明は、論理回路部と、複数のＲＡＭブロックとを含
む半導体集積回路において、少なくとも二つの前記ＲＡ
Ｍブロックの出力を入力し各ＲＡＭブロックの出力が一
致しているか否かを検出出力する一致検出回路と、この
一致検出回路からの出力を外部に取り出す端子とを設け
たことを特徴とする。
む半導体集積回路において、少なくとも二つの前記ＲＡ
Ｍブロックの出力を入力し各ＲＡＭブロックの出力が一
致しているか否かを検出出力する一致検出回路と、この
一致検出回路からの出力を外部に取り出す端子とを設け
たことを特徴とする。
各ＲＡＭブロックに同一試験データを入力し、その出力
データについて一致検出回路で一致しているか否かを検
出する。すなわち、一致すれば各ＲＡＭブロックは正常
動作であり、不一致であればいずれかのＲＡＭブロック
が不正常動作であると判定できる。
データについて一致検出回路で一致しているか否かを検
出する。すなわち、一致すれば各ＲＡＭブロックは正常
動作であり、不一致であればいずれかのＲＡＭブロック
が不正常動作であると判定できる。
従って、試験専用ピンは１本でよいことになり、大幅に
試験専用ピンを削減することが可能となる。
試験専用ピンを削減することが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の要部を示すブロック構成図
である。
である。
本実施例の半導体集積回路１は、論理回路部２と、二つ
のＲＡＭ （Ｉ）３とＲＡＭ （ＩＩ）４とを含み、さ
らに本発明の特徴とするところの、ＲＡＭ（１）３およ
びＲＡＭ （ＩＩ）４の出力を入力し、ＲＡＭ （Ｉ）
３の出力とＲＡＭ （ｎ）４の出力とが一致しているか
否かを検出出力する一致検出回路５と、この一致検出回
路５からの判定出力９を外部に取り出す端子としての判
定出力端子１０とを含んでいる。
のＲＡＭ （Ｉ）３とＲＡＭ （ＩＩ）４とを含み、さ
らに本発明の特徴とするところの、ＲＡＭ（１）３およ
びＲＡＭ （ＩＩ）４の出力を入力し、ＲＡＭ （Ｉ）
３の出力とＲＡＭ （ｎ）４の出力とが一致しているか
否かを検出出力する一致検出回路５と、この一致検出回
路５からの判定出力９を外部に取り出す端子としての判
定出力端子１０とを含んでいる。
そして、一致検出回路５は、ＲＡＭブロック（Ｉ）３と
ＲＡＭブロック（■）４との出力をそれぞれ人力して両
者の不一致をとる二つの排他的論理和回路（ＥＸ−ＯＲ
回路） ５ａおよび５ｂと、排他的論理和回路５ａおよ
び５ｂの出力の論理和をとる論理和回路５ｃとを含み、
ＲＡＭ （Ｉ）３およびＲＡＭ （ｎ）４には、それぞ
れＲ／Ｗ （読出し／書込み）制御人力６、アドレス入
カフおよびデータ人力８が入力されるよう接続される。
ＲＡＭブロック（■）４との出力をそれぞれ人力して両
者の不一致をとる二つの排他的論理和回路（ＥＸ−ＯＲ
回路） ５ａおよび５ｂと、排他的論理和回路５ａおよ
び５ｂの出力の論理和をとる論理和回路５ｃとを含み、
ＲＡＭ （Ｉ）３およびＲＡＭ （ｎ）４には、それぞ
れＲ／Ｗ （読出し／書込み）制御人力６、アドレス入
カフおよびデータ人力８が入力されるよう接続される。
次に、本実施例の動作について説明する。
Ｒ／Ｗ制御人力６、アドレス人カフおよびデータ人力８
によって、ＲＡＭ （１）３およびＲＡＭ（■）４に同
一データを書き込み、ＲＡＭ （Ｉ）３およびＲＡＭ
（ＩＩ）４を同時に読み出すことによって、もし、デー
タが一致しているならば判定出力９は「Ｌ」レベル、不
一致ならびｒＨＪレベルとなり判定出力端子ｌＯに出力
される。これによってＲＡＭ （Ｉ）３およびＲＡＭ
（ＩＩ）４のどちらか、もしくは両方に故障があれば不
一致の「Ｈレベルが出力され、ｌピンだけをモニタすれ
ばＲＡＭブロックの試験が可能になる。
によって、ＲＡＭ （１）３およびＲＡＭ（■）４に同
一データを書き込み、ＲＡＭ （Ｉ）３およびＲＡＭ
（ＩＩ）４を同時に読み出すことによって、もし、デー
タが一致しているならば判定出力９は「Ｌ」レベル、不
一致ならびｒＨＪレベルとなり判定出力端子ｌＯに出力
される。これによってＲＡＭ （Ｉ）３およびＲＡＭ
（ＩＩ）４のどちらか、もしくは両方に故障があれば不
一致の「Ｈレベルが出力され、ｌピンだけをモニタすれ
ばＲＡＭブロックの試験が可能になる。
第２図は一致検出回路の他の例を示す回路図である。
本例の一致検出回路１１は、二つのＲＡＭブロックの出
力をそれぞれ入力する排他的否定論理和回路（ＥＸ−Ｎ
ＯＲ回路）１１ａおよびｌｌｂと、この排他的否定論理
和回路１１ａおよびｌｌｂの出力を入力し論理積をとり
判定出力９を出力する論理積回路１１Ｃとを含んでいる
。
力をそれぞれ入力する排他的否定論理和回路（ＥＸ−Ｎ
ＯＲ回路）１１ａおよびｌｌｂと、この排他的否定論理
和回路１１ａおよびｌｌｂの出力を入力し論理積をとり
判定出力９を出力する論理積回路１１Ｃとを含んでいる
。
この場合には、二つのＲＡＭブロックの出力が一致した
ときに判定出力９はｒＨＪレベルとなり、同様にＲＡＭ
ブロックの試験が可能である。
ときに判定出力９はｒＨＪレベルとなり、同様にＲＡＭ
ブロックの試験が可能である。
以上説明したように、本発明は、複数のＲＡＭブロック
の出力同士を一致検出回路で判定できるようにすること
により、試験専用ピンの数を減らすことができ、実装面
積の増大を抑えコストを低減できる効果がある。
の出力同士を一致検出回路で判定できるようにすること
により、試験専用ピンの数を減らすことができ、実装面
積の増大を抑えコストを低減できる効果がある。
第１図は本発明の一実施例の要部を示すブロックａ戊図
。 第２図はその一致検出回路の他の例を示す回路図。 １・・・半導体集積論理回路、２・・・論理回路部、３
・・・ＲＡＭ （Ｉ） 、４・・・ＲＡＭ （ｎ） 、
５．１１・・・−致検出回路、６・・・Ｒ／Ｗ制御入力
、７・・・アドレス入力、８・・・データ入力、９・・
・判定出力、１０・・・判定出力端子。
。 第２図はその一致検出回路の他の例を示す回路図。 １・・・半導体集積論理回路、２・・・論理回路部、３
・・・ＲＡＭ （Ｉ） 、４・・・ＲＡＭ （ｎ） 、
５．１１・・・−致検出回路、６・・・Ｒ／Ｗ制御入力
、７・・・アドレス入力、８・・・データ入力、９・・
・判定出力、１０・・・判定出力端子。
Claims (1)
- 【特許請求の範囲】 １、論理回路部と、複数のＲＡＭブロックとを含む半導
体集積回路において、 少なくとも二つの前記ＲＡＭブロックの出力を入力し各
ＲＡＭブロックの出力が一致しているか否かを検出出力
する一致検出回路と、 この一致検出回路からの出力を外部に取り出す端子と を設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198215A JPH0362246A (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198215A JPH0362246A (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362246A true JPH0362246A (ja) | 1991-03-18 |
Family
ID=16387408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1198215A Pending JPH0362246A (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362246A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515915B2 (en) | 1998-02-23 | 2003-02-04 | Micron Technology, Inc. | Circuits and methods for outputting multi-level data through a single input/output pin |
-
1989
- 1989-07-31 JP JP1198215A patent/JPH0362246A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515915B2 (en) | 1998-02-23 | 2003-02-04 | Micron Technology, Inc. | Circuits and methods for outputting multi-level data through a single input/output pin |
| US6519190B2 (en) | 1998-02-23 | 2003-02-11 | Micron Technology, Inc. | Circuits and methods for inputting multi-level data through a single input/output pin |
| US6525958B2 (en) * | 1998-02-23 | 2003-02-25 | Micron Technology, Inc. | Circuits and methods for compressing multi-level data through a single input/output pin |
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