JPH0230244A - 外部同期クロツク生成回路 - Google Patents
外部同期クロツク生成回路Info
- Publication number
- JPH0230244A JPH0230244A JP63179115A JP17911588A JPH0230244A JP H0230244 A JPH0230244 A JP H0230244A JP 63179115 A JP63179115 A JP 63179115A JP 17911588 A JP17911588 A JP 17911588A JP H0230244 A JPH0230244 A JP H0230244A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- external
- pll
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 19
- 238000001514 detection method Methods 0.000 abstract description 10
- 230000000694 effects Effects 0.000 description 5
- 230000002411 adverse Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル伝送における外部同期クロック生成
回路に関し、特に外部クロックに同期したクロックを生
成するためのＰＬＬ （Ｐｈａｓｅ −Ｌｏｅｋ＠ｄ
Ｌｏｏｐ）回路を用いた外部同期クロック生成回路に関
するものである。
回路に関し、特に外部クロックに同期したクロックを生
成するためのＰＬＬ （Ｐｈａｓｅ −Ｌｏｅｋ＠ｄ
Ｌｏｏｐ）回路を用いた外部同期クロック生成回路に関
するものである。
従来の外部同期クロック生成回路は、位相比較器ドロー
パスフィルタおよび電圧制御発ｍ器からなるＰＬＬ回路
で構成され、外部から入力される外部クロックが直接、
位相比較器に入力される構成になってい友。
パスフィルタおよび電圧制御発ｍ器からなるＰＬＬ回路
で構成され、外部から入力される外部クロックが直接、
位相比較器に入力される構成になってい友。
ところで、外部クロックを生成しているクロック生成装
置は一般に電源投入時、正規のクロックを出力するまで
にある時間を要する。従って、上述した従来の外部同期
クロック生成回路では、外部クロックを直接ＰＬＬ回路
に入力しているため、例えばクロック生成装置の電源が
瞬断した場合、クロック生成装置が再び正規のクロック
を出力するまでのある時間は、外部同期クロック生成回
路は不安定な外部クロックに同期したクロックをシステ
ムに供給することになり、その結果、システム全体に影
響を与えるという問題があった。
置は一般に電源投入時、正規のクロックを出力するまで
にある時間を要する。従って、上述した従来の外部同期
クロック生成回路では、外部クロックを直接ＰＬＬ回路
に入力しているため、例えばクロック生成装置の電源が
瞬断した場合、クロック生成装置が再び正規のクロック
を出力するまでのある時間は、外部同期クロック生成回
路は不安定な外部クロックに同期したクロックをシステ
ムに供給することになり、その結果、システム全体に影
響を与えるという問題があった。
仁のような問題点を解決するために、本発明は、外部ク
ロックに同期したクロックを生成するためＫＰＬＬ回路
で構成された外部同期クロック生成回路において、前記
外部クロックが断状態から入力状態に変化したときその
変化点からある一定の時間は外部同期せずに自走クロッ
クを出力させるための保護回路を設は次ことを特徴とす
るものでおる。
ロックに同期したクロックを生成するためＫＰＬＬ回路
で構成された外部同期クロック生成回路において、前記
外部クロックが断状態から入力状態に変化したときその
変化点からある一定の時間は外部同期せずに自走クロッ
クを出力させるための保護回路を設は次ことを特徴とす
るものでおる。
したがって、本発明によれば、クロック生成装置の電源
投入時、そのクロック生成装置が出力する不安定なりロ
ックに同期したクロックをシステムに供給することはな
くなる。
投入時、そのクロック生成装置が出力する不安定なりロ
ックに同期したクロックをシステムに供給することはな
くなる。
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
図面は本発明の一実施例を示すブロック構成図である。
ここで、符号１０で示す外部同期クロック生成回路は、
外部クロックａが入力されているかあるいは断であるか
を２値信号で出力するためのクロック断検出回路１と、
このクロック断検出回路１の出力の断状態から入力状態
に変化したときの入力変化点を始点としである一定時間
のパルスを出力するタイマ回路２と、クロック断検出回
路１がクロック入力されていることを出力しかつタイマ
回路２がパルスを出力していない時にのみ外部クロック
を通過させるためのゲート回路３とから保護回路４を構
成し、このゲート回路３の出力を従来と同様のＰＬＬ回
路５に入力させることによシ、外部クロックに同期した
クロックを生成するものとなっている。
外部クロックａが入力されているかあるいは断であるか
を２値信号で出力するためのクロック断検出回路１と、
このクロック断検出回路１の出力の断状態から入力状態
に変化したときの入力変化点を始点としである一定時間
のパルスを出力するタイマ回路２と、クロック断検出回
路１がクロック入力されていることを出力しかつタイマ
回路２がパルスを出力していない時にのみ外部クロック
を通過させるためのゲート回路３とから保護回路４を構
成し、このゲート回路３の出力を従来と同様のＰＬＬ回
路５に入力させることによシ、外部クロックに同期した
クロックを生成するものとなっている。
しかして、上記実施例において、外部クロックａが外部
同期クロック生成回路１０のクロック断検出回路１とゲ
ート回路３に入力されると、クロック断検出回路１は外
部クロックａが入力されているか、断であるかを判断し
、これを二値の信号で出力し、この信号すがタイマ回路
２とゲート回路３に入力される。すると、タイマ回路２
は、クロック断検出回路１からの出力すが入力断を示す
値から入力を示す値に変化をするときにのみこの変化点
を始点としである時間＠ＴＯパルスＣを出力し、このパ
ルスがゲート回路３に入力される。
同期クロック生成回路１０のクロック断検出回路１とゲ
ート回路３に入力されると、クロック断検出回路１は外
部クロックａが入力されているか、断であるかを判断し
、これを二値の信号で出力し、この信号すがタイマ回路
２とゲート回路３に入力される。すると、タイマ回路２
は、クロック断検出回路１からの出力すが入力断を示す
値から入力を示す値に変化をするときにのみこの変化点
を始点としである時間＠ＴＯパルスＣを出力し、このパ
ルスがゲート回路３に入力される。
また、ゲート回路３では、クロック断検出回路１の出力
すが入力を示し、かつタイマ回路２の出力晧カパルスヲ
出力していない時にのみ外部クロック１を通して出力と
し、それ以外の場合には出力ｄを禁止し、この出力がＰ
ＬＬ回路５に入力される。
すが入力を示し、かつタイマ回路２の出力晧カパルスヲ
出力していない時にのみ外部クロック１を通して出力と
し、それ以外の場合には出力ｄを禁止し、この出力がＰ
ＬＬ回路５に入力される。
したがって、ＰＬＬ回路５は、ゲート回路３の出力ｄＫ
外部クロックａが出力されているときＫは当該外部クロ
ックａに同期したクロックを出力クロックとして出力し
、ゲート回路３の出力ｄが禁止されているときには自走
したクロックを出力する。
外部クロックａが出力されているときＫは当該外部クロ
ックａに同期したクロックを出力クロックとして出力し
、ゲート回路３の出力ｄが禁止されているときには自走
したクロックを出力する。
これによｆｉ、ＰＬＬ回路５の出力ｅは、システムクロ
ックとしてシステムを駆動することになる。
ックとしてシステムを駆動することになる。
このように上記実施例によると、タイマ回路２のパルス
の時間＠Ｔを外部クロックのクロック生成装置が電源投
入時に正規のクロックを出力するまでに要する時間’ｒ
ｏよシも大きくとる（Ｔ）Ｔｏ）ことによシ、クロック
生成装置が出力する不安定なりロックに同期したクロッ
クをシステムに供給して悪影響を与えるのを防ぐことが
できる。
の時間＠Ｔを外部クロックのクロック生成装置が電源投
入時に正規のクロックを出力するまでに要する時間’ｒ
ｏよシも大きくとる（Ｔ）Ｔｏ）ことによシ、クロック
生成装置が出力する不安定なりロックに同期したクロッ
クをシステムに供給して悪影響を与えるのを防ぐことが
できる。
以上説明したように本発明は、外部同期クロック生成回
路において、外部クロックが断状態から入力状態に変化
したときその変化点からある一定の時間は外部同期せず
に自走クロックを出力させる保護回路を設けることによ
り、クロック生成装置が出力する不安定なりロックに同
期したクロックをシステムに供給して悪影響を与えるこ
とを効果的に防ぐことができ、実用上の効果は頗る大で
ある。
路において、外部クロックが断状態から入力状態に変化
したときその変化点からある一定の時間は外部同期せず
に自走クロックを出力させる保護回路を設けることによ
り、クロック生成装置が出力する不安定なりロックに同
期したクロックをシステムに供給して悪影響を与えるこ
とを効果的に防ぐことができ、実用上の効果は頗る大で
ある。
図面は本発明の一実施例を示すブロック構成図である。
１・・・−クロック断検出回路、２・・・・タイマ回路
、３＃・Ｏ・ゲート回路、４・・・・保護回路、５・・
・・ＰＬＬ回路。
、３＃・Ｏ・ゲート回路、４・・・・保護回路、５・・
・・ＰＬＬ回路。
Claims (1)
- 外部クロックに同期したクロックを生成するためにＰＬ
Ｌ回路で構成された外部同期クロック生成回路において
、前記外部クロックが断状態から入力状態に変化したと
きその変化点からある一定の時間は外部同期せずに自走
クロックを出力させるための保護回路を設けたことを特
徴とする外部同期クロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179115A JPH0230244A (ja) | 1988-07-20 | 1988-07-20 | 外部同期クロツク生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179115A JPH0230244A (ja) | 1988-07-20 | 1988-07-20 | 外部同期クロツク生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230244A true JPH0230244A (ja) | 1990-01-31 |
Family
ID=16060273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179115A Pending JPH0230244A (ja) | 1988-07-20 | 1988-07-20 | 外部同期クロツク生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230244A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202873A (ja) * | 1993-12-14 | 1995-08-04 | Korea Electron Telecommun | データ及びクロック復元回路 |
| JP2024044349A (ja) * | 2022-09-21 | 2024-04-02 | Ｎｅｃプラットフォームズ株式会社 | 時刻同期装置 |
-
1988
- 1988-07-20 JP JP63179115A patent/JPH0230244A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202873A (ja) * | 1993-12-14 | 1995-08-04 | Korea Electron Telecommun | データ及びクロック復元回路 |
| JP2024044349A (ja) * | 2022-09-21 | 2024-04-02 | Ｎｅｃプラットフォームズ株式会社 | 時刻同期装置 |
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