JPH02304653A - メモリアクセスモード切換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 メモリエラーの発生頻度に応じてキャッシュメモリから
中央処理装置へのデータ転送のモードを切り換えるメモ
リアクセスモード切換方式に関し、メモリエラーの発生
が多い場合に、エラーチェック後にデータ転送を行うモ
ードを設け、メモリエラーの発生頻度に応じてキャッシ
ュメモリから中央処理装置へのデータ転送のモードを切
り換える方式を提供することを目的とし、 格納されているデータの主記憶上のアドレスをタグデー
タとして記憶するタグメモリと該格納デ−タを記憶する
スタティックランダムアクセスメモリＳＲＡＭとで構成
されるキャッシュメモリにおいて、該タグメモリのタグ
データと該ＳＲＡＭの格納データのエラーチェックを行
うエラー解析手段と、該ＳＲＡＭからシステムの中央処
理装置へのデータ転送のモードを制御するタイミング制
御手段とを有し、前記エラー解析手段によるエラーチェ
ック結果が判明する以前に中央処理装置にデータを転送
し、エラー発生と判明したときには、該エラー発生を割
込みにより該中央処理装置に通知する第１のデータ転送
モードと、前記エラー解析手段によるエラーチェックの
結果エラーが無いと判明した時点で該中央処理装置にデ
ータを転送する第２のデータ転送モードとを切換可能と
するように構成する。

〔産業上の利用分野］ 本発明はコン１°ユータシステムの中央処理装置の処理
能力を上げるためにアクセスタイムを高速化する手段と
して用いられるキャッシュメモリに係り、更に詳しくは
、メモリエラーの発生頻度に応じてキャッシュメモリか
ら中央処理装置へのデータ転送のモードを切り換えるメ
モリアクセスモード切換方式に関す−る。

最近の１チツプＣＰＵには内蔵キャッシュメモリを持っ
ているものが多い。しかしながらこのような内蔵キャッ
シュの容量は小さく、一般に外部に大容量のキャッシュ
メモリを設ける必要がある。

内蔵キャッシュと外部キャッシュの間ではキャッシュア
クセスとしてキャッシュデータの入れ替えが行われ、例
えば外部キャッシュへのリードアクセスにおいてはブロ
ック単位での高速のデータ転送が期待される。

このようなデータ転送時に、外部キャッシュ内に格納さ
れているデータのエラーチェックを行うとデータ転送の
速度が遅くなる。従ってアクセスタイムをできるだけ短
くし、高速でのブロックデータ転送を実現するためには
外部の大容量キャッシュシステムでの障害の程度に応じ
た転送方式の確立が求められている。

〔従来の技術〕

キャッシュメモリは、コンピュータシステムの中央処理
装置と主記憶装置との間にあって中央処理装置から見た
主記憶装置への情報の読み出し時間を改善するためのも
のであり、バッファ記憶とも呼ばれている。

このようなキャッシュメモリはデータそのものを記憶す
るデータ格納部と主記憶内のどのアドレスのデータを格
納しているかを記憶しておくタグ部（タグメモリ）から
成っている。一般にデータ格納部としてスタティックラ
ム（ＳＲＡＭ）が用いられるキャッシュメモリにおいて
、キャッシュ、ミス、すなわち中央処理装置からアクセ
スされたデータがキャッシュメモリに存在しない時には
主記憶とキャッシュメモリの間でデータ転送が行われる
が、そのデータ交換の基本ユニットはブロックと言われ
る。そのブロックの最適サイズはキャッシュミス時の処
理と転送時間のトレードオフで決定される。

牛中７シユミスを減少させ、キャッシュメモリを効率的
に使用するために用いられるセットアソシアティブ方式
の、例えば６４にバイトのキャッシュメモリにおいては
、主記憶及びキャッシュメモリは例えばブロックあたり
６４バイトを１つの単位として６４個のセットに分割さ
れる。従って１つのセットに対してキャッシュメモリは
１６ブロツクに分割される。データは主記憶とキャッシ
ュメモリの対応するセットどうしで送受信される。

キャッシュメモリにおいてはデータ格納部にデータが格
納されているか否か、すなわちヒツトかミスヒツトかが
タグメモリの記憶内容によって判定される。ヒツトした
場合にはそのセットのデータがＳＲＡＭから出力される
。すなわちデータリード時には中央処理装置からアクセ
スされたアドレスとタグメモリ内の記憶内容からヒツト
しているか否かが決定され、ヒツトの場合には動作すべ
きＳＲＡＭが決定され、データ出力が行われる。

ミスヒツトの場合には主記憶装置へのアクセスによって
、キャッシュメモリを経由して中央処理装置へのデータ
転送が行われ、それと同時にタグメモリの更新とＳＲＡ
Ｍのデータの入れ替えが行われる。

データライト時には、ヒツトの場合には動作すべきＳＲ
ＡＭが決定され、データの書き替えが行われる。ミスヒ
ツトの場合には中央処理装置からのデータを主記憶装置
へ転送しキャッシュメモリの書き替えは行われない。こ
こではキャッシュメモリが中継する方式で説明したが、
キャッシュメモリと主記憶制御部が並列に動作する方式
もある。

このようなキャッシュメモリ内のスタティックランダム
アクセスメモリ（ＳＲＡＭ）から中央処理装置へのデー
タ転送の方式の従来例のタイムチャートを第５図に示す
。同図において中央処理装置から与えられたアクセス開
始位置のデータＡのアドレスによりタグメモリの内容が
調べられ、キャッシュメモリ内にそのアドレスのデータ
が格納されていることを示すタダヒットデータが出力さ
れると、データコンプリート信号ＤＣが中央処理装置に
送られた後に、ＳＲＡＭからデータＡが出力される。そ
の後、ＳＲＡＭ内の次のアドレスのデータＢ、Ｃ，Ｄ・
・・が次々とキャッシュメモリから出力され、中央処理
装置に転送される。この場合、１つのデータ出力に要す
る時間はＳＲＡＭのサイクルタイムに一致している。

〔発明が解決しようとする課題〕

第５図のような従来のデータ転送方式ではＳＲＡＭから
のデータ出力に要する時間がＳＲＡＭのサイクルタイム
に一敗しており、このサイクルタイムとバスのサイクル
タイムとの差がないような場合には、ＳＲＡＭの出力デ
ータのエラーをチェックする時間的余裕がないという問
題がある。ＳＲＡＭのデータをチェックするためにＳＲ
ＡＭの１サイクルタイムを必要とすれば、データのエラ
ーチェックを行ってから中央処理装置にデータを転送す
ると、アクセスタイムが２倍になってしまうという問題
点があった。

本発明は、メモリエラーの発生が多い場合に、エラーチ
ェック後にデータ転送を行うモードを設け、メモリエラ
ーの発生頻度に応じてキャッシュメモリから中央処理装
置へのデータ転送のモードを切り換える方式を提供する
ことを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。同図において
キャッシュメモリｌはタグメモリ２とスタティックラン
ダムアクセスメモリ（ＳＲＡＭ）３、エラー解析手段４
、及びタイミング制御手段５とによって構成される。タ
グメモリ２はキャッシュメモリｌに格納されているデー
タの主記憶６上のアドレスをタグデータとして記憶し、
ＳＲＡＭ３は格納データを記憶する。

エラー解析手段４はタグメモリ２内のタグデータとＳＲ
ＡＭ−３の格納データのエラーチェック、例えばパリテ
ィチェックを行う。タイミング制御手段５はキャッシュ
メモリｌからシ各テムの中央処理装置７へのデータ転送
のモードを制御する。

ここでデータ転送のモードは、例えばエラー解析手段４
によるエラー検出の頻度によって切り換えられるものと
する。

〔作　　　用〕

第１図においてキャッシュメモリｌから中央処理装置７
へのデータ転送時における作用を説明する。第１のデー
タ転送モードでは、アクセスタイムをできるたけ高速に
するために、エラー解析手段４によるタグメモリ２内の
タグデータ、及びＳＲＡＭａ内の格納データのエラーチ
ェックの結果が判明する以前に、キャッシュメモリｌか
ら中央処理装置７にデータの転送が行われる。エラー解
析手段４によるエラーチェックの結果エラー発生と判明
した場合には、そのエラー発生が例えば割込みにより中
央処理装置７に通知される。中央処理装置７は割込み処
理の中で、例えばキャッシュメモリｌ内に設けられる図
示しないレジスタの内容を読み取ることにより、エラー
発生アドレスを知ることができる。

第２のデータ転送モードでは、エラー解析手段４のエラ
ーチェックの結果が出るのを待ち、エラーが無いと判明
した時点でキャッシュメモリｌから中央処理装置７にデ
ータが転送される。このモ−ドは、例えばタグメモリ２
内のタグデータにエラーが無いと判明した時点で中央処
理装置７にデータを転送するケースと、タグメモリ２内
のタグデータとＳＲＡＭａ内の格納データとにともにエ
ラーが無いと判明する時点まで待って、中央処理装置７
にデータを転送するケースとに分けることもできる。

以上のような第１のデータ転送モードと第２のデータ転
送モードとの切換は、前述のようにエラー解析手段４に
よるエラー検出頻度に応じて行われる。一般にメモリエ
ラーが発生する場合にはその頻度が多くなることが多い
ので、そのような場合には第２のデータ転送モードでデ
ータ転送を行い、エラー発生頻度の少ない場合にはアク
セスタイムの高速な第１のモードを用いることができる
。

以上のように、本発明によればメモリエラーの発生の程
度に応じてデータ転送モードの切り換えを行うことがで
きる。

〔実　　施　　例〕

第２図に本発明のメモリアクセスモード切換方式を用い
るキャッシュメモリシステムの実施例の全体構成ブロッ
ク図を示す。同図においてシステムはタグメモリ２、Ｓ
ＲＡＭ３、外部キャッシュ制御部８およびシステムの中
央処理装置７に相当するＭＰＵ９から成る。外部キャッ
シュ制御部８はタグアクセス制御部１０、ＳＲＡＭアク
セス制御部１１、バスアクセス監視部１２、エラー解析
制御部１３及びタイミング制御部１４から構成される。

タグアクセス制御部１０はＭＰＵ９からアドレスデータ
全３２ビツトのうち“”ＡＯ”から“Ａ２９“。

までの３０ビツトを受は取り、“”ＡＯ“′から“Ａ２
０゛をタグデータ、“Ａ２１゛から“Ａ２９”をエント
リアドレスデータとしてタグメモリ２に出力する。タグ
メモリ２はＭＰＵ９からのアクセス時にエントリアドレ
スに対応して格納されているデータと、アクセス時に与
えられるタグデータとの比較を行う。比較の結果両者が
一致する時には、ＳＲＡＭ３に対応するデータが格納さ
れていることを示すヒツト信号をＳＲＡＭアクセス制御
部１１に出力する。またこのヒツト信号はＳＲＡＭ３を
動作させるチップセレクト信号Ｃ８となる。

ＳＲＡＭアクセス制御部１１はＭＰＵ９から送出される
アドレスデータのうち“Ａ３０”及び、Ａ３１”を受は
取り、この２ビツトを最初のＳＲＡＭアクセス時のブロ
ック内アドレスとしてＳＲＡＭ３に送出し、その後ＳＲ
ＡＭ３からのデータ転送アドレスを作成し°て次々と送
出する。バスアクセス監視部１２は外部キャッシュアク
セスの条件下で、バスサイクルがスタートした時点でタ
イミング制御部１４を起動する。

エラー解析制御部１３はタグメモリ２内のタグデータと
ＳＲＡＭａ内の格納データのエラー、例えばパリティエ
ラーをチェックし、その結果を保持して、データ転送モ
ードに対応したエラー通知をＭＰＵ９に行うと同時に、
タイミング制御部１４にそのモードに対応したタイミン
グ制御を行わせる。

ここでデータ転送モードには３種あり、その第１１すな
わちモード“Ｏ”はタグデータまたはＳＲＡＭ内格納デ
ータのエラー検出時点でＭＰＵ９に割込みを行うもので
あり、ＳＲＡＭ３からのデータ転送はエラーチェック終
了以前に行われる。

すなわちモード“０°”では、タグメモリ２からヒツト
信号がＳＲＡＭアクセス制御部１１に出力された時点で
、タイミング制御部１４からデータコンプリート信号Ｄ
ＣがＭＰＵ９に出力される。

第２のモードのうちの第１のケースであるモード“ｌ”
では、タグメモリ２からヒツト信号が出力された後、エ
ラー解析制御部１３によりタグデータにエラーが無いと
判定された時点で、タイミング制御部１４から信号ＤＣ
がＭＰＵ９に出力され、データ転送が行われる。もしタ
グデータにエラーがある場合には、タグバスエラーがエ
ラー解析制御部１３から、またタイミング制御部１４か
らデータコンプリート信号ＤＣがＭＰＵ９に出力される
。さらに、データ転送が行われた後にＳＲＡＭａ内の格
納データにエラーが検出された場合には、エラー解析制
御部１３から割込みとしてエラーがＭＰＵ９に通知され
る。

第２のモード中の第２のケース、すなわちモード“２″
ではエラー解析制御部１３によってタグデータとＳＲＡ
Ｍ内の格納データとの両方にエラーが無いと判定された
時点で、タイミング制御部１４からデータコンプリート
信号ＤＣがＭＰＵ９に出力され、データが転送される。

タグデータとＳＲＡＭ内の格納データとのいずれかにエ
ラーがある場合には、エラー解析制御部１３からバスエ
ラーが、またタイミング制御部１４からデータコンプリ
ート信号ＤＣがＭＰＵ９に出力される。

第３図にタイミング制御部１４の実施例の基本構成ブロ
ック図を示す。タイミング制御部１４は、タイミング設
定レジスタ１５とタイミングツリー１６とから成る。タ
イミングツリー１６には第２図のバスアクセス監視部１
２からタイミング起動信号が入力する。

第３図においてタイミング設定レジスタ１５には前述の
３つのデータ転送モードに応じて、′０”から２゛の３
ビツトが設定され、その３ビツトのうち１°゛になって
いるビットのタイミングが選択される。このタイミング
設定レジスタの内容は、例えばメモリエラーの発生頻度
に応じて、エラー解析制御部１３により管理される。そ
して選択されたビットのタイミング出力が第２図のＳＲ
ＡＭアクセス制御部１１に出力される。タイミング設定
レジスタの“０°゛から°“２°゛ビツトの複数ビット
が“１″′になっている場合には、例えば上位ビットが
優先される。

第４図は本発明におけるデータのブロック転送の実施例
のタイムチャートである。同図において（ａ）、　（ｂ
）、　（Ｃ）はそれぞれモード“０”　　ＩＩ　Ｉ　Ｉ
Ｉ。

“２”のタイムチャートを示す。

モード“０°“におけるブロック転送のタイムチャート
の第４図（ａ）では、ブロック転送指示信号とともにア
クセス開始位置にあるデータＡのアドレスが与えられる
と、タグメモリ２のヒツト情報の出力後にＭＰＵ９にデ
ータコンプリート信号ＤＣが送られる。それと同時にデ
ータ転送のモードを示す信号が出力され、Ａ、Ｂ、Ｃ，
Ｄ（７）順でＭＰＵ９にデータが次々と転送される。こ
の転送においては、データＡの転送後火のＳＲＡＭサイ
クルで直ちにデータＢが転送される。以下同様にデータ
Ｃ，Ｄが転送される。すなわちこのモードでは前述のよ
うにエラーチェックの終了以前にデータを転送するため
、エラー解析制御部１３によってエラーが検出された場
合には、割込みによってＭＰＵ９にそれが通知される。

第４図（ｂ）はモード“ｌ”におけるデータ転送のタイ
ムチャートである。同図において、アクセス開始位置の
データＡのアドレスとブロック転送指示信号が与えられ
ると、タグ°メモリ２内のタグデータのエラーチェック
がエラー解析制御部１３によって行われ、タグエラーが
無いと判明した時点でデータコンプリート信号ＤＣがＭ
ＰＬＪ９に出力され、それと同時にデータＡが転送され
る。このとき、データ転送モード信号も同時に出力され
る。

その後、データＡの次のアドレスのデータＢの転送準備
として、データＢに対するタグデータのエラーチェック
がエラー解析制御部１３によって行われる。そしてエラ
ーが無いことが判明した時点でデータコンプリート信号
ＤＣがＭＰＵ９に出力されると同時にデータＢが転送さ
れる。以下、全く同様にしてデータＣ，Ｄの転送が行わ
れる。

第４図（Ｃ）がモード“２”の転送タイムチャートであ
る。同図においてアクセス開始位置のデータへのアドレ
スとブロック転送指示信号が与えられると、エラー解析
制御部１３によってタグエラーとＳＲＡＭ内格納データ
エラーの両方のチェックが行われる。そしてその結果エ
ラーが無いと判明した時点で、データコンプリート信号
ＤＣがＭＰＵ９に出力され、またデータ転送モード信号
も出力される。そしてデータＡの転送が行われる。次に
アドレスが更新され、次のアドレスＢに対してタグエラ
ーとＳＲ′ＡＭ内データエラーのチェックが行われる。

そしてエラーが無いと判明した時点で、データコンプリ
ート信号ＤＣとデータＢがＭＰＵ９に出力される。以下
、全く同様にしてデータＣ９Ｄの転送が行われる。

以上のように、本発明によればタグデータ及びＳＲＡＭ
内のデータエラーの発生頻度に応じてデータ転送モード
を切り換えることができる。なお、データ転送モードの
切り換えをメモリエラーの発生頻度ではなく、ＭＰＵ９
によって実行される処理に応じて行うこともできる。す
なわら、誤ったデータを用いると、その影響が大きい特
定の処理に対しては、例えばモード“２゛を使用するこ
とになる。

〔発明の効果〕

以上説明したように、本発明のメモリアクセスモード切
換方式を用いることにより、コンピュータシステムの中
央処理装置の処理能力を犠牲にすることなく、高速でか
つエラーに強いシステムを構成することが可能になる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図はキャッシュメモリシステムの実施例の全体構成
を示すブロック図、 第３図はタイミング制御部の実施例の基本構成を示すブ
ロック図、 第４図はデータのブロック転送の実施例のタイムチャー
ト、 第５図はデータ転送方式の従来例のタイムチャートであ
る。 １・・・キャッシュメモリ、 ２・・・タグメモリ、 ３・・・ＳＲＡＭ。 ９・・・ＭＰＵ。 １３・・・エラー解析制御部、 １４・・・タイミング制御部。

Claims (1)

1. 【特許請求の範囲】 格納されているデータの主記憶（６）上のアドレスをタ
   グデータとして記憶するタグメモリ（２）と該格納デー
   タを記憶するスタティックランダムアクセスメモリＳＲ
   ＡＭ（３）とで構成されるキャッシュメモリ（１）にお
   いて、 該タグメモリ（２）のタグデータと該ＳＲＡＭ（３）の
   格納データのエラーチェックを行うエラー解析手段（４
   ）と、 該ＳＲＡＭ（３）からシステムの中央処理装置（７）へ
   のデータ転送のモードを制御するタイミング制御手段（
   ５）とを有し、 前記エラー解析手段（４）によるエラーチェック結果が
   判明する以前に中央処理装置（７）にデータを転送し、
   エラー発生と判明したときには、該エラー発生を割込み
   により該中央処理装置（７）に通知する第１のデータ転
   送モードと、 前記エラー解析手段（４）によるエラーチェックの結果
   エラーが無いと判明した時点で該中央処理装置（７）に
   データを転送する第２のデータ転送モードとを切換可能
   とすることを特徴とするメモリアクセスモード切換方式
   。