JPH02304922A - 微細パターンの形成方法 - Google Patents
微細パターンの形成方法Info
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- JPH02304922A JPH02304922A JP12575389A JP12575389A JPH02304922A JP H02304922 A JPH02304922 A JP H02304922A JP 12575389 A JP12575389 A JP 12575389A JP 12575389 A JP12575389 A JP 12575389A JP H02304922 A JPH02304922 A JP H02304922A
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Links
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多層レジス
トを用いた微細パターンの形成方法に関する。
トを用いた微細パターンの形成方法に関する。
従来、下地に段差のある基板における微細パターンの形
成には、３層レジスト法を用いることにより寸法精度の
良いパターニングを行っている。
成には、３層レジスト法を用いることにより寸法精度の
良いパターニングを行っている。
例えば、第２図はその一例を示す断面図である。
即ち、半導体基板１１に設けた絶縁１１１１２上に第１
層配線金属１３を形成し、かつこれを眉間絶縁膜１４で
被覆した上で被エツチング材である第２層配線金属１５
を形成する。そして、この上に第１のレジスト１６を塗
布し、表面を平坦にし、かつこの上にＳＯＣ（スピン・
オン・ガラス）１７を約１０００人の厚さに塗布しベー
キングする。更に、この上に第２のレジスト１８を塗布
し、通常の露光、現像を行ってパターンマスクを形成す
る。
層配線金属１３を形成し、かつこれを眉間絶縁膜１４で
被覆した上で被エツチング材である第２層配線金属１５
を形成する。そして、この上に第１のレジスト１６を塗
布し、表面を平坦にし、かつこの上にＳＯＣ（スピン・
オン・ガラス）１７を約１０００人の厚さに塗布しベー
キングする。更に、この上に第２のレジスト１８を塗布
し、通常の露光、現像を行ってパターンマスクを形成す
る。
しかる上で、この第２のレジスト１８をマスクにＣＦ、
等のガスを用いた反応性イオンエツチング法（ＲＩ Ｅ
）により３００１７をエツチングし、更に５ＯＧ１７を
マスクに第１のレジスト１６を０□によるＲＩＥでエツ
チングする。
等のガスを用いた反応性イオンエツチング法（ＲＩ Ｅ
）により３００１７をエツチングし、更に５ＯＧ１７を
マスクに第１のレジスト１６を０□によるＲＩＥでエツ
チングする。
こうして得られたパターンをマスクとして、第２Ｎ配線
金属１５をエツチングし、所望の第２層配線パターンを
得ている。
金属１５をエツチングし、所望の第２層配線パターンを
得ている。
この方法によると、半導体基板に生じた段差は第１のレ
ジスト１６により平坦化されているため、第２のレジス
ト１８を均一な膜厚に形成することができる、そのため
、段差部、平坦部にかかわりなく、均一な寸法のパター
ンを得ることができる。
ジスト１６により平坦化されているため、第２のレジス
ト１８を均一な膜厚に形成することができる、そのため
、段差部、平坦部にかかわりなく、均一な寸法のパター
ンを得ることができる。
また、第２のレジスト１８は１ｏｏｏ人程度の薄い５Ｏ
Ｇ１７をエツチングするマスクであるため、薄くするこ
とができ解像度を向上することができる。
Ｇ１７をエツチングするマスクであるため、薄くするこ
とができ解像度を向上することができる。
上述した従来の崩成方法では、工程が長くなることに加
えて、第２図のように、第１のレジスト１６上で５ＯＧ
１７がはじかれ、５ＯＧ１７の焼成時に第１のレジスト
１６にクラックが発生する。
えて、第２図のように、第１のレジスト１６上で５ＯＧ
１７がはじかれ、５ＯＧ１７の焼成時に第１のレジスト
１６にクラックが発生する。
また、３０Ｇ１７と第２のレジスト１８の密着性が悪く
なり、焼成時に剥がれが生じ易くなる。
なり、焼成時に剥がれが生じ易くなる。
これらのクランクや剥がれが生じると、５ＯＧ１７や第
１のレジスト１６を所要パターンにエツチングすること
ができなくなり、したがって第２層配線金属１５を所要
の微細パターンに形成することができなくなるという問
題が生じる。
１のレジスト１６を所要パターンにエツチングすること
ができなくなり、したがって第２層配線金属１５を所要
の微細パターンに形成することができなくなるという問
題が生じる。
本発明は第１のレジストのクラックや第２のレジストの
剥がれを防止し、第２層配線金属を所望の微細パターン
に形成することを可能にした微細パターンの形成方法を
提供することを目的とする。
剥がれを防止し、第２層配線金属を所望の微細パターン
に形成することを可能にした微細パターンの形成方法を
提供することを目的とする。
本発明の微細パターンの形成方法は、半導体基板に形成
した被エツチング材上に第１のレジストを形成する工程
と、この第１のレジストの表面をシリル化してシリル化
層を形成する工程と、このシリル化層上に第２のレジス
トを形成する工程と、この第２のレジストを所要パター
ンに形成し、これをマスクにして前記シリル化層をエツ
チングする工程と、エツチングされたシリル化層をマス
クにして第１のレジストをエツチングする工程と、エツ
チングされた第１のレジストをマスクにして前記被エツ
チング材をエツチングする工程を含んでいる。
した被エツチング材上に第１のレジストを形成する工程
と、この第１のレジストの表面をシリル化してシリル化
層を形成する工程と、このシリル化層上に第２のレジス
トを形成する工程と、この第２のレジストを所要パター
ンに形成し、これをマスクにして前記シリル化層をエツ
チングする工程と、エツチングされたシリル化層をマス
クにして第１のレジストをエツチングする工程と、エツ
チングされた第１のレジストをマスクにして前記被エツ
チング材をエツチングする工程を含んでいる。
この形成方法では、第１のレジストをシリル化してシリ
ル化層を形成し、このシリル化層の上に第２のレジスト
を形成することにより、ｓｏＧを焼成するための工程が
不要となり、第１のレジストにおけるクラックの発生や
第２のレジトスの剥離を防止し、良好なエツチングを可
能とする。
ル化層を形成し、このシリル化層の上に第２のレジスト
を形成することにより、ｓｏＧを焼成するための工程が
不要となり、第１のレジストにおけるクラックの発生や
第２のレジトスの剥離を防止し、良好なエツチングを可
能とする。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例を工程順に示す断面図である
。
。
先ず、第１図（ａ）のように、半導体基板１の表面の絶
縁膜２上に所要パターンで第１層配線金属３を形成する
。更に、この上に眉間絶縁膜４を形成し、凹凸状をした
この眉間絶縁膜４上に第２層配線を構成する第２層配線
金属５を形成する。
縁膜２上に所要パターンで第１層配線金属３を形成する
。更に、この上に眉間絶縁膜４を形成し、凹凸状をした
この眉間絶縁膜４上に第２層配線を構成する第２層配線
金属５を形成する。
次いで、第１図（ｂ）のように、この上に第１のレジス
ト６を形成する。このレジストには、ＪＳＲ社製、商品
名プラズマスフを用いる。
ト６を形成する。このレジストには、ＪＳＲ社製、商品
名プラズマスフを用いる。
次に、第１図（ｃ）のように、基板全面を紫外線で露光
し、ＨＭＤＳ雰囲気中で適当な時間で１５０°Ｃに加熱
することにより、表面から約１０００人の深さまでをシ
リル化してシリル化層７を形成する。
し、ＨＭＤＳ雰囲気中で適当な時間で１５０°Ｃに加熱
することにより、表面から約１０００人の深さまでをシ
リル化してシリル化層７を形成する。
次に、第１図（ｄ）のように、第２のレジスト８として
、例えば東京応化類Ｐ Ｆ Ｐ Ｒ８００を塗布し、通
常の方法により露光、現像して第２層配線に相当するパ
ターンに形成する。
、例えば東京応化類Ｐ Ｆ Ｐ Ｒ８００を塗布し、通
常の方法により露光、現像して第２層配線に相当するパ
ターンに形成する。
そして、第１図（ｅ）のように、第２のレジスト８をマ
スクとしてシリル化層７をＣＦ ａを用いたＲＩＥによ
りエツチングする。
スクとしてシリル化層７をＣＦ ａを用いたＲＩＥによ
りエツチングする。
更に、第１図Ｃｆ）のように、シリル化層７をマスクに
第１のレジスト６の非シリル（ｔＪを０２を用いたＲｒ
Ｅによりエツチングする。
第１のレジスト６の非シリル（ｔＪを０２を用いたＲｒ
Ｅによりエツチングする。
こうして、得られたパターンをマスクに被エツチング材
である第２層配線金属５をエツチングする。
である第２層配線金属５をエツチングする。
この形成方法によれば、従来の３層レジストと同様に第
１層配線金属３及び層間絶縁膜４の表面凹凸に関わらず
、第２層配線金属５を所要の微細パターンに形成するこ
とが可能となる。そして、ここでは第１のレジスト６の
表面にシリル化層７を形成した上で第２のレジスト８を
形成しているので、ＳＯＧを用いた際の焼成工程が不要
となり、工程数を削減できるとともに、第１のレジスト
６におけるクラックの発生や第２のレジスト８の剥がれ
が防止でき、微細パターンの形成を助長する。
１層配線金属３及び層間絶縁膜４の表面凹凸に関わらず
、第２層配線金属５を所要の微細パターンに形成するこ
とが可能となる。そして、ここでは第１のレジスト６の
表面にシリル化層７を形成した上で第２のレジスト８を
形成しているので、ＳＯＧを用いた際の焼成工程が不要
となり、工程数を削減できるとともに、第１のレジスト
６におけるクラックの発生や第２のレジスト８の剥がれ
が防止でき、微細パターンの形成を助長する。
なお、第２のレジストに電子線描画用レジストを用い、
ＥＢ露光によりパターニングを行うことにより、耐ドラ
イエツチング性の低いＥＢ用レジストを用いても精度の
高い微細パターンの形成が可能となる。
ＥＢ露光によりパターニングを行うことにより、耐ドラ
イエツチング性の低いＥＢ用レジストを用いても精度の
高い微細パターンの形成が可能となる。
以上説明したように本発明は、第１のレジストの表面に
シリル化層を形成して第２のレジストを形成し、第２の
レジスト、シリル化層、第１のレジストを順次エツチン
グして被エツチング材のエツチングを行っているので、
これまでの３層レジスト法と同様に段差のある基板上で
も寸法精度の高いパターン形成が実現される。しかも、
ＳｏＧを塗布、焼成する工程が無くなるため、この工程
が原因とされる第１のレジストのクランクや第２レジス
トの剥がれ等の不良を防止でき、安定した微細パターン
を形成することができる効果がある。
シリル化層を形成して第２のレジストを形成し、第２の
レジスト、シリル化層、第１のレジストを順次エツチン
グして被エツチング材のエツチングを行っているので、
これまでの３層レジスト法と同様に段差のある基板上で
も寸法精度の高いパターン形成が実現される。しかも、
ＳｏＧを塗布、焼成する工程が無くなるため、この工程
が原因とされる第１のレジストのクランクや第２レジス
トの剥がれ等の不良を防止でき、安定した微細パターン
を形成することができる効果がある。
第１図（ａ）乃至第１図（ｈ）は本発明の一実施例を製
造工程順に示す断面図、第２図は従来の製造方法とその
問題を説明するための断面図である。 １．１１・・・半導体基板、２．１２・・・絶縁膜、３
．１３・・・第１層配線金属、４，１４・・・層間絶縁
膜、５，１５・・・第２層配線金属、６．１６・・・第
１のレジスト、７・・・シリル化層、８．１８・・・第
２のレジスト、１７・・・５ＯＣ０ 第１図 第１図
造工程順に示す断面図、第２図は従来の製造方法とその
問題を説明するための断面図である。 １．１１・・・半導体基板、２．１２・・・絶縁膜、３
．１３・・・第１層配線金属、４，１４・・・層間絶縁
膜、５，１５・・・第２層配線金属、６．１６・・・第
１のレジスト、７・・・シリル化層、８．１８・・・第
２のレジスト、１７・・・５ＯＣ０ 第１図 第１図
Claims (1)
- １、半導体基板に形成した被エッチング材上に第１のレ
ジストを形成する工程と、この第１のレジストの表面を
シリル化してシリル化層を形成する工程と、このシリル
化層上に第２のレジストを形成する工程と、この第２の
レジストを所要パターンに形成し、これをマスクにして
前記シリル化層をエッチングする工程と、エッチングさ
れたシリル化層をマスクにして第１のレジストをエッチ
ングする工程と、エッチングされた第１のレジストをマ
スクにして前記被エッチング材をエッチングする工程を
含むことを特徴とする微細パターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12575389A JPH02304922A (ja) | 1989-05-19 | 1989-05-19 | 微細パターンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12575389A JPH02304922A (ja) | 1989-05-19 | 1989-05-19 | 微細パターンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02304922A true JPH02304922A (ja) | 1990-12-18 |
Family
ID=14917961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12575389A Pending JPH02304922A (ja) | 1989-05-19 | 1989-05-19 | 微細パターンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02304922A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5427649A (en) * | 1992-11-18 | 1995-06-27 | Samsung Electronics Co., Ltd. | Method for forming a pattern by silylation |
-
1989
- 1989-05-19 JP JP12575389A patent/JPH02304922A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5427649A (en) * | 1992-11-18 | 1995-06-27 | Samsung Electronics Co., Ltd. | Method for forming a pattern by silylation |
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